[发明专利]集成电路、包括集成电路的设备及集成电路芯片

说明书

本发明提供了集成电路、包括集成电路的设备及集成电路芯片。集成电路包括：生成一连续输出时钟信号的时钟发生器，包括接收第一输入时钟信号的第一时钟信号输入及接收第二输入时钟信号的第二时钟信号输入；接收数字音频数据及伴随的音频数据时钟的至少一个数字音频接口；基于接收的数字音频数据重构模拟音频数据的数字‑模拟转换器；音频数据时钟作为第一输入时钟信号被提供给时钟发生器，时钟发生器的输出时钟信号被用作数字‑模拟转换器的时钟；接收的数字音频数据和伴随的音频数据时钟由设备在突发模式下接收，数字‑模拟转换器被连续地供应以时钟发生器的输出时钟信号，时钟发生器的输出时钟信号基于第一输入时钟信号和第二输入时钟信号。

本申请为申请日为2012年11月20日、申请号为201280067552.3、名称为“时钟发生器”的发明专利申请的分案申请。

技术领域

本发明涉及锁频环，且具体地涉及适于用作集成电路形式的时钟发生器的锁频环。

背景技术

使用锁频环(FLL)以作为现存(输入)时钟信号的频率的倍数的一个频率来生成时钟信号是已知的。例如，高频输出时钟为计数器计时。在现存时钟信号的边沿，累计计数被锁存且该计数器被重置。因此，该计数表示输出时钟的频率与现存时钟的频率的比值。从表示理想比值的输入值减去此比值，且由此获得的频率误差信号被馈送给滤波器。该滤波器对频率误差求积分以产生积分误差信号，该积分误差信号被用来驱动数值控制振荡器，而该数值控制振荡器的输出被当作高频输出时钟反馈回来为计数器计时。反馈回来的该输出时钟意味着，如果该输出时钟的频率变得高于理想频率，则生成负频率误差信号，导致输出频率被降低。相反地，如果该输出时钟的频率变得低于理想频率，则生成正频率误差信号，导致输出频率增加。因此，生成的时钟的频率收敛到理想频率。

这样的锁频环的一个应用是在数字音频信号处理或再现电路系统中，以及在采用这样的电路系统的主机设备中，所述主机设备包含但不限于：便携电子设备、移动电话、个人数字助理、上网本、膝上型电脑、平板电脑、计算机。对于高质量音频再现，重要的是，驱动输出数字-模拟转换器的时钟具有低抖动(尤其是在音频频带之内)以避免噪声、失真或伪音调。伴随输入数据的时钟可能不是高质量的，原因在于质量差的时钟源或沿着传输信道的退化，且用于信号处理的时钟可能需要是数据传输时钟的倍数。

而且，所生成的时钟必须与进入的数据紧密地同步：任何累积的时钟滑移都会导致丢弃样本或待被处理的数据中的间隙。

此外，在一些应用中，时钟可以是间歇性的，可能由于数据是以突发方式传输的。或者，当主机设备的模态被改变以服务于不同使用场景以及节省任何不必要的功率消耗时，时钟源可能会改变。然而，在再现的音频中，任何这样的时钟转变均应是不可觉察的。

同样优选地，对于以集成电路形式实施的经济方式，应该有尽量少的外部组件诸如大的电容器：以数字为主的解决方案是理想的。

发明内容

根据本发明的第一方面，提供一种时钟发生器，用于生成输出时钟信号，所述时钟发生器包括：

第一时钟信号输入，用于接收第一输入时钟信号；

第一频率比较器，用于基于所述输出时钟信号的频率与所述第一输入时钟信号的频率的比值生成第一频率比较信号；

第一减法器，用于形成表示在输入的理想频率比值与所述第一频率比较信号之间的差的第一误差信号；

第一数字滤波器，用于接收所述第一误差信号并且形成经滤波的第一误差信号；

第二时钟信号输入，用于接收第二输入时钟信号；

第二频率比较器，用于基于所述输出时钟信号的频率与所述第二输入时钟信号的频率的比值生成第二频率比较信号；

第二减法器，用于形成表示所述经滤波的第一误差信号与所述第二频率比较信号之间的差的第二误差信号；