[发明专利]一种基于CPLD/FPGA的时钟分频模块设计方法在审
| 申请号： | 201710706737.9 | 申请日： | 2017-08-17 |
| 公开（公告）号： | CN107563020A | 公开（公告）日： | 2018-01-09 |
| 发明（设计）人： | 何业缘;季冬冬;张燕群 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;H03L7/18 |
| 代理公司： | 济南舜源专利事务所有限公司37205 | 代理人： | 刘晓政 |
| 地址： | 450000 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 cpld fpga 时钟 分频 模块 设计 方法 | ||
1.一种基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，包括如下步骤：
步骤1：将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；
步骤2：判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关闭另一模块；
步骤3：对基准输入时钟采样并分频，得到期望的分频时钟；
步骤4：输出时钟。
2.根据权利要求1所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，采用偶数分频模块进行分频，对基准输入时钟进行模值为N的计数，并在N/2与N计数处，分别翻转分频时钟得到占空比为50%的N分频时钟。
3.根据权利要求1所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，采用奇数分频模块进行分频，分别对基准输入时钟的上升沿与下降沿采样，通过两个计数器分别对时钟上升沿与下降沿进行模值为N的计数，并在设定值与N计数处，分别翻转分频时钟得到两个非50%占空比的N分频时钟，然后将两个分频时钟进行逻辑运算得到占空比为50%的分频N时钟。
4.根据权利要求3所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，所述的奇数分频模块进行分频，对基准输入时钟上升沿与下降沿进行模值为N的计数，两个计数器对应的子分频时钟分别为初始电平为0的clk_1和 clk_2，并在（N+1）/2与N计数处分别翻转clk_1和 clk_2，最后对两个非50%占空比的 clk_1、 clk_2进行逻辑“或”运算得到占空比为50%的N分频时钟。
5.根据权利要求3所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，所述的奇数分频模块进行分频，对基准输入时钟上升沿与下降沿进行模值为N的计数，两个计数器对应的子分频时钟分别为初始电平为0的clk_1和 clk_2，并在（N-1）/2与N计数处分别翻转clk_1和 clk_2，最后对两个非50%占空比的 clk_1、 clk_2进行逻辑“与”运算得到占空比为50%的N分频时钟。
6.根据权利要求1所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，步骤4中：根据分频基数N的奇偶性选择偶数分频模块输出时钟或奇数分频模块得出的分频时钟作为时钟分频模块的输出时钟。
7.根据权利要求1所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于：本方法可以通过基于CPLD/FPGA的分频器实现，输入引脚连接系统时钟引脚，输出引脚连接其它模块的时钟输入引脚。
8.根据权利要求1所述的基于CPLD/FPGA的时钟分频模块设计方法，其特征在于：通过Verilog代码实现基于CPLD/FPGA的时钟分频模块设计。
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