[发明专利]一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法

权利要求书

1.一种用于FPGA的通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法，其特征在于，包括下述步骤：

步骤1：采用传统FPGA电路设计方法实现所需电路；

步骤2：计算FPGA所配置电路的故障概率，FPGA所配置电路的故障概率采用等式(1)表达，

在等式(1)中，P_f是FPGA所配置电路的故障概率；FPGA里不同输入端数量的互连配置单元有m种，Cu_i是第i种被使用的互连配置单元数量；Pon是正常值为1的配置比特出现错误变成0，导致互连配置单元输出端值出现错误的几率，Cu_i×Pon是第i种被使用的互连配置单元中，对辐射错误敏感的正常值为1的配置比特数量；Poff是正常值为0的配置比特出现错误变成1，导致互连配置单元输出端值出现错误的几率，B_i是第i种被使用的互连配置单元中输入端的数量，Cu_i×(B_i-1)×Poff是第i种被使用的互连配置单元中，对辐射错误敏感的正常值为0的配置比特数量；逻辑功能配置单元的输入端数量是n，Lu_j是实现j输入逻辑电路的逻辑功能配置单元数量，一个j输入逻辑电路对辐射错误敏感的配置比特数量是2^j，Lu_j×2^j是实现j输入逻辑电路的逻辑功能配置单元中对辐射错误敏感的配置比特数量，C_i是FPGA中第i种互连配置单元数量，C_i×B_i是第i种互连配置单元中配置比特总数，L是FPGA中逻辑功能配置单元总数，L×2ⁿ是逻辑功能配置单元中配置比特总数，FPGA中Pon是0.5，Poff是0.25，所以等式(1)可变为等式(2)，

传统FPGA布局布线算法拥有计算故障概率P_f的等式(2)中所有参数的数值，所以使用等式(2)计算FPGA所配置电路的故障概率，并让传统FPGA布局布线算法在满足面积时序等约束条件下，以等式(2)表示的故障概率P_f为目标函数，寻找故障概率最小的布局布线解，如果布局布线后的FPGA配置电路故障概率仍然大于预先要求的故障率，则对局部电路模块进行三模冗余配置并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。

2.按权利要求1所述的方法，其特征在于，所述的步骤2)包括：

步骤2.1：传统FPGA布局布线算法拥有计算故障概率P_f的等式(2)中所有参数的数值，所以让传统FPGA布局布线算法，在满足预定的面积时序等约束条件下，以等式(2)所表示的故障概率P_f作为目标函数，寻找故障概率最小的布局布线解，然后进入步骤2.2；

步骤2.2：按照等式(2)，计算FPGA所配置电路的故障概率，如果该概率仍然大于预先要求的故障率，则对局部电路模块进行三模冗余配置，这些被三模冗余配置的电路模块的互连配置比特和逻辑功能配置比特不再是敏感配置比特，从而降低电路故障概率，接着采用传统FPGA布局布线算法，在满足预定的面积时序等约束条件下，以等式(2)所表示的故障概率P_f作为目标函数，再次寻找故障概率最小的布局布线解，然后进入步骤2.3；

步骤2.3：按照等式(2)，计算新配置电路的故障概率，再与预先要求的故障率比较，如果该概率仍然大于预先要求的故障率，则回到步骤2.2，对局部电路模块的三模冗余配置逐渐扩大并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。