[发明专利]基于片上总线和共享内存的异构众核ASIP架构

说明书

本发明提出了一种基于片上总线和共享内存的异构众核ASIP架构，旨在减少资源占用，降低通信开销，并通过扩展众核处理器的数量提高处理能力，包括众核处理器、单核处理器、多端口共享存储器和wishbone片上总线，其中，众核处理器用于执行运算数据量大的任务，单核处理器负责执行运算方式复杂的任务和调度程序与数据，各模块之间通过多端口共享存储器实现可同时多读多写的高带宽的数据交换，节约了存储资源，各模块之间通过Wishbone片上总线实现低开销的控制信号传输，并且可通过扩展众核处理器的数量提高处理能力，本发明可用于实现嵌入式异构众核系统，尤其适用于复杂雷达信号处理系统或航天图像处理系统的单芯片集成。

技术领域

本发明属于电子技术领域，涉及一种异构众核ASIP架构，具体涉及一种基于片上总线和共享内存的异构众核ASIP架构，可用于实现嵌入式异构众核系统，尤其适用于复杂雷达信号处理系统或航天图像处理系统的单芯片集成。

背景技术

近年来，受到功耗、互连线延时和设计复杂度这三大物理规律的限制，遵循摩尔定律持续提高的硬件集成度无法有效转换为计算性能的增长，多核处理器的发展显得愈发的重要，同时意味着高性能处理器的开发方式从指令级并行(ILP)扩展到了数据级并行(DLP)和线程级并行(TLP)。而随着多核处理器需要处理的任务越来越复杂多样，单一结构的多核处理器的性能已渐渐不能满足人们的要求，异构的思想逐渐被提出，异构的思路就是在多核处理器架构中采用两种或者多种不同类型的处理器结构。

异构多核处理器由两种或者多种不同类型的处理器组成，不同类型的处理器可以承担不同类型的计算任务，例如结构简单、功能专一的多核处理器承担计算数据量大的任务，结构复杂、功能强大的单核处理器承担计算方式复杂的任务，从而为不同需求的应用提供更加灵活、高效的并行处理机制，业界一般将大于或等于八个处理器的异构多核处理器称之为异构众核处理器。

对于实现异构多核处理器，数字信号处理器(DSP)和专用集成电路(ASIC)是两种常用处理器类型，DSP具有设计成本低，实现算法多样，可迭代开发的优点，但是资源利用率低，并行化难度大，运算速率受限；ASIC具有算法功能部件可定制，运行速度高，占用资源少的优点，但是开发难度较高，实现算法单一，开发周期较长。

专用指令集处理器(ASIP)，是一种新型的半定制化的处理器类型，它平衡了DSP和ASIC两者的优点和缺点，在一定程度上兼顾了运行速度、功耗以及设计灵活性。ASIP一般以现场可编程门阵列(FPGA)作为硬件载体，同时配置一套定制的指令集，设计实现特定的电路结构，逐渐成为实现异构众核处理器架构的一种可选处理器。

现有的异构众核ASIP架构中，由于使用的处理器数量较多，并且每个处理器都需要存储资源存储相应的处理器所需的数据，所以占据了大量数据存储器资源，若所有处理器采用同一存储器进行读写操作，由于传统的存储器最多只能实现两个端口同时读写，多个处理器对存储器进行读写操作将会占用大量的时间并容易引起冲突，并且由于各处理器直接通过各自之间的互连线进行通信，需通信的模块之间都会占用通信资源，处理器数目增多后通信方式会愈加复杂，由于没有统一的通信总线，现有的异构众核ASIP架构扩展为更强处理能力的架构也会难以实现。

发明内容

本发明的目的在于克服上述现有技术存在的缺陷，提出了一种基于片上总线和共享内存的异构众核ASIP架构，旨在减少资源占用，降低通信开销，并通过扩展众核处理器的数量提高处理能力。

为实现上述目的，本发明采取的技术方案为：

一种基于片上总线和共享内存的异构众核ASIP架构，包括众核处理器、单核处理器、多端口共享存储器和Wishbone片上总线模块：

所述众核处理器，采用SIMD处理器，用于执行计算数据量大的任务，包括DMA数据分发控制器、全局指令控制器、八个输入数据存储器、八个RISC处理器和八个输出数据存储器，其中：