[发明专利]一种边界扫描链的生成方法及装置、计算机可读存储介质

说明书

本发明公开了一种边界扫描链的生成方法及装置、计算机可读存储介质，包括获取芯片中例化的输入输出单元列表及例化的输入输出单元的物理位置信息，将芯片的同一子模块内例化的输入输出单元划分为一组；为每个例化的输入输出单元例化边界扫描单元；根据例化的输入输出单元的物理位置信息在相邻的边界扫描单元之间插入连接缓冲单元，将同一组的例化的输入输出单元对应的边界扫描单元串成一条边界扫描子链；根据各个子模块的物理布局信息，将各条边界扫描子链串成一条边界扫描链。本发明通过例化边界扫描单元、插入连接缓冲单元进而在全芯片生成一条边界扫描链，降低了片上系统边界扫描电路的冗余程度，减小了芯片面积，优化了全芯片的时序和性能。

技术领域

本发明涉及数字集成电路技术领域，尤其涉及一种边界扫描(Boundary Scan)链的生成方法及装置、计算机可读存储介质。

背景技术

为了满足数字系统越来越复杂的功能需求，芯片需要越来越多的管脚与系统其它组件进行连接。为了确保这些管脚所对应的输入输出(Input Output，IO)单元能正常工作，需要对芯片进行完备的IO测试。目前，业界针对IO测试通常都采用IEEE 1149.1协议，把待测的所有IO单元串成扫描链，通过联合测试行动组(Join Test Access Group，JTAG)接口把测试数据移位输入扫描链，同时把测试结果移位输出。

虽然业界大部分的可测试性设计(Design for Testability,DFT)工具都能自动完成边界扫描(Boundary Scan)电路的设计，但是，现有的基于DFT工具设计的边界扫描电路存在以下缺陷：

(1)如图1所示，在子模块例化的IO单元无法与顶层例化的IO单元串成一条链，多条边界扫描链同时存在，因此全芯片会有多个测试访问端口(Test Access Port，TAP)控制器和JTAG接口，造成了设计的冗余和面积的损失，使得芯片管脚复用变得更加复杂，芯片的测试和应用同时也会变得更加复杂，最终增加了芯片的成本并且降低了芯片的易用性；

(2)对于存在例化IO单元的模块，一些DFT工具(例如明导(Mentor Graphics)公司的边界扫描电路生成工具BSDArchitect)只能在网表阶段实现边界扫描，工具运行时间会远远大于在寄存器传输级(Register Transfer Level，RTL)阶段实现，从而增加了设计迭代时间；

(3)图2为基于DFT工具实现的边界扫描单元的顺序调整示意图，如图2所示，在项目后期，对调了IO2、IO3的物理位置，受限于迭代周期太长，不能重新运行DFT工具生成边界扫描电路，导致芯片IO单元附近的物理绕线变长，从而使芯片的时序和性能变差；

(4)DFT工具实现边界扫描设计需要额外的许可付费，从而增加了设计成本。

发明内容

为了解决上述技术问题，本发明提供了一种边界扫描链的生成方法及装置、计算机可读存储介质，能够降低片上系统(System On Chip，SOC)边界扫描电路的冗余程度并减小芯片面积。

为了达到本发明目的，本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种边界扫描链的生成方法，包括：

获取芯片中例化的输入输出单元列表及所述例化的输入输出单元的物理位置信息，将芯片的同一子模块内例化的输入输出单元划分为一组；

为每个例化的输入输出单元例化边界扫描单元；

根据所述例化的输入输出单元的物理位置信息在相邻的边界扫描单元之间插入连接缓冲单元，所述连接缓冲单元用于将同一组的例化的输入输出单元对应的边界扫描单元串成一条边界扫描子链；

根据各个子模块的物理布局信息，将各条边界扫描子链串成一条边界扫描链。

进一步地，所述生成方法还包括：