[发明专利]一种FPGA片间高位宽数据传输的方法及装置

说明书

本文公布了一种FPGA片间高位宽数据传输的方法及装置，包括：将第一片FPGA中待发送的并行数据与控制码字打包组成数据子帧并写入TX_RAM阵列中，所述TX_RAM阵列中的TX_RAM行数与当前SERDES的线速率、PCS接口数据位宽相匹配；将所述TX_RAM阵列中的数据子帧以列为单位按照TDM方式分时按行顺序输出；通过BIP处理将所述按行顺序输出的数据中控制码字更换为上一子帧的BIP校验码字；将所述BIP处理后的数据送入SERDES，以便SERDES并串转换之后送到第二片FPGA。本申请至少能够通过同一组帧装置适用多种SERDES线速率。

技术领域

本发明涉及计算机技术领域，具体涉及一种FPGA(Field Programmable GateArray，现场可编程门阵列)片间高位宽数据传输的方法及装置。

背景技术

近年来，芯片行业发展迅速，为提高芯片一次流片成功率，加快配套软件成熟，越来越多厂家使用FPGA原型系统进行芯片功能验证。随之带来的FPGA片间高位宽数据传输成为原型系统的重要问题。

FPGA片间高位宽数据的传输方式包括并行传输与串行传输。其中，并行传输通过提高数据位宽来实现数据带宽增加，无法满足芯片原型系统中FPGA片间动辄数百上千比特并行数据的传输需求。相关技术中通用的方法是使用SERDES(SERializer/DESerializer，串化器/并化器，又称并串行与串并行转换器)进行串行化传输，将并行数据转换为单bit的差分信号进行传输，不仅能提供较高的数据带宽而且传输稳定性高。

已有原型系统通过SERDES传输FPGA片间高位宽数据的方案，有些协议复杂，如以太网协议、外设部件互连扩展标准(PCIe，peripheral component interconnect express)等，仅支持固定的SERDES速率的应用场景，使用受限，适应场景有局限；有些通用性较差，针对不同SERDES速率的应用场景需要不同的组帧装置，成本高。由此可知，相关技术中要么支持的SERDES线速率单一、要么不同SERDES速率下需要不同组帧装置，是亟待解决的技术问题。

发明内容

为了解决上述技术问题，本发明实施例提供了一种FPGA片间高位宽数据传输的方法及装置，至少能够通过同一组帧装置适用多种SERDES线速率。

本申请提供了：

一种FPGA片间高位宽数据传输的方法，包括：

将第一片FPGA中待发送的并行数据与控制码字打包组成数据子帧并写入发射端随机存储器TX_RAM阵列中，所述TX_RAM阵列中的TX_RAM行数与当前SERDES的线速率、PCS接口数据位宽相匹配；

将所述TX_RAM阵列中的数据子帧以列为单位按照时分复用TDM方式分时按行顺序输出；

通过比特间插奇偶校验BIP处理将所述按行顺序输出的数据中控制码字更换为上一子帧的BIP校验码字；

将所述BIP处理后的数据送入SERDES，以便SERDES并串转换之后送到第二片FPGA。

其中，所述TX_RAM阵列中各TX_RAM的数据位宽与SERDES的物理编码子层PCS接口数据位宽相匹配。

其中，所述将第一片FPGA中待发送的并行数据与控制码字打包组成数据子帧并写入TX_RAM阵列中之前，还包括：根据当前SERDES的线速率、PCS接口数据位宽以及待传输数据速率，确定所述TX_RAM阵列中的TX_RAM行数，并根据所确定的TX_RAM行数形成所述TX_RAM阵列。

其中，所述将所述BIP处理后的数据送入SERDES之前，还包括：将所述BIP处理后的数据进行加扰处理。

一种FPGA片间高位宽数据传输的方法，包括：