[发明专利]一种芯片后端金属制程工艺

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种芯片后端金属制程工艺，特别是一种可以免去等离子干法刻蚀绝缘层的芯片后端金属制程工艺。

背景技术

半导体芯片的制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体芯片工艺步骤。在传统的制造流程上会包括300～400个步骤，其中每一步骤都会影响该半导体芯片上各器件的最终形貌，即影响器件的特征尺寸，从而影响器件的各种电特性。在传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(Front End of Line，简称FEOL)和后段制程(Back End of Line，简称BEOL)。

其中，后段制程可包括金属层的形成，以及在晶圆上不同层的金属层间金属互连线、接触孔的形成等。在形成上述后段制程的结构时，通常将会使用到化学气相沉积工艺(CVD)、光刻工艺(Lithography)、刻蚀工艺(Etch)、物理气相沉积工艺(PVD)以及化学机械研磨工艺(CMP)等众多工艺步骤，而各工艺步骤之间都具有相关性，即前一步骤的不良影响往往将在后续步骤中连锁反应，从而最终导致器件的特征尺寸等不能满足预设要求，降低了器件性能。

随着芯片制程工艺的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，芯片后端金属制程技术发展遇到了各种挑战：物理极限，现有显影、蚀刻技术极限等。在此背景下，为解决后端金属线小尺寸Spacer、线宽遇到的困难，迫切需要开发新的工艺。

而芯片后端金属制程(BEOL)是芯片制作重要工序，通常包括以下步骤(参见图1a-h)：

S1：提供晶圆衬底1，并在衬底1表面沉积氧化物层2；

S2：在氧化物层2表面涂覆光刻胶层3；

S3：光刻以在氧化物层2表面形成图案；

S4：刻蚀氧化物层2以形成通孔和/或线槽4；

S5：去除光刻胶层3并湿法清洗通孔和/或线槽4；

S6：在通孔和/或线槽4中沉积阻挡层5；

S7：在通孔和/或线槽4中沉积金属铜6至填满通孔和/或线槽4；

S8：平坦化所述金属铜6以露出氧化物层2。

然而在上述后端金属制程工艺(BEOL)中，步骤S4中通常采用等离子干法刻蚀工艺(Plasma Dry Etch)，来去除氧化物层以形成通孔和/或线槽，这往往导致难以控制刻蚀通孔和沉积金属的深度、形貌和关键尺寸(Critical Dimension)等，而上述深度、形貌和关键尺寸的不均匀性将会进一步影响整个后端金属制程工艺(BEOL)的稳定性和可靠性，进而降低产品的产率。

因此，如何减少甚至免去等离子干法刻蚀工艺(Plasma Dry Etch)对于后端金属制程工艺(BEOL)的影响，以提高后端金属制程工艺(BEOL)的可靠性，一直为本领域技术人员所致力研究的方向。

发明内容

本发明的目的在于提供芯片金属层连接工艺，提高产品性能。

为了实现上述目的，本发明提出了一种芯片后端金属制程工艺，包括以下步骤：

提供晶圆衬底，并在衬底表面沉积绝缘层；

在绝缘层表面沉积一层薄的、导电的阻挡晶种层；

在所述阻挡晶种层表面涂覆光刻胶层；

光刻以在所述光刻胶层形成通至所述阻挡晶种层表面的光刻通孔；

在所述光刻通孔底部的阻挡晶种层表面沉积金属以填充所述光刻通孔；

去所述除光刻胶层；

沉积阻挡层以覆盖所述沉积金属；

干法刻蚀以去除水平方向的所述阻挡层；

沉积绝缘层并包围覆盖所述沉积金属和阻挡层；

平坦化处理以露出所述沉积金属和阻挡层的顶面。

进一步的，所述金属为铜(Cu)或钨(Wu)。

进一步的，所述沉积一层薄的阻挡晶种层，采用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺。

进一步的，所述沉积金属以填充光刻通孔，采用电化学镀(Electrochemical Plating，简称ECP)或物理气相沉积(Physical Vapor Deposition，简称PVD)工艺。

进一步的，所述去除光刻胶层后，还包括湿法清洗光刻胶层残留物。

进一步的，所述阻挡晶种层和阻挡层优选为钽(Ta)或钛(Ti)。

进一步的，所述平坦化处理采用采用化学机械研磨工艺(CMP)。