[发明专利]一种具有稳定复位控制的数字逻辑电路

说明书

一种具有稳定复位控制的数字逻辑电路，包括输入端rst_in、稳定复位控制模块和输出端rst_out，其中，稳定复位控制模块具有时钟信号clk_in输入端和复位控制信号PAD_RESETN输入端，复位控制信号PAD_RESETN输入端用于接收输出端rst_out发送的复位控制信号PAD_RESETN；稳定复位控制模块还包括去毛刺稳定单元、状态机单元和稳定信号产生单元。此外，本发明支持DFT测试，测试模式控制信号test_mode使该数字逻辑电路的输出rst_out等于输入rst_in，以确保数字逻辑电路的复位R完全可控。

技术领域

本发明涉及集成电路技术领域，尤其涉及属于芯片硬件的逻辑设计，特别地涉及一种具有稳定复位控制的数字逻辑电路。

背景技术

数字逻辑电路按照结构特点不同分为两大类：组合逻辑电路(简称组合电路)和时序逻辑电路(简称时序电路)。时序逻辑电路是具有记忆功能的逻辑电路，记忆元件一般采用D触发器(D type flip-flop，简称DFF)。

D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发生器等。D触发器是一个具有记忆功能的，具有两个稳定状态(0或1)的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D触发器的触发方式一般是时钟边沿触发方式。

D触发器在时钟信号作用下，输出结果根据输入端D的状态而改变。D触发器在时钟脉冲(Clock Pulse，简称CP)的前沿(正跳变0→1)发生翻转，D触发器的状态取决于CP的脉冲上升沿到来之前输入端D的状态(即状态＝D)。也就是说，D触发器具有置0和置1两种输出功能，且在CP＝1期间对时序逻辑电路具有维持阻塞作用，在CP＝1期间，输入端D的数据状态变化，不会影响D触发器的输出状态。

请参阅图1，图1所示为数字逻辑电路的等效模型示意图。如图1所示，数字逻辑电路由组合逻辑电路和时序逻辑电路组成，时序逻辑按其状态的改变方式不同，可分为同步时序逻辑电路和异步时序逻辑电路两种，当CLK1与CLK2为相同信号时，该数字逻辑电路为同步电路；当CLK1与CLK2为不同信号时，该数字逻辑电路为异步电路。

本领域技术人员清楚，如果在时序逻辑电路设计中采用无复位功能的D触发器设计，则D触发器的上电初值不确定，难以处理可测试性设计(Design for Testability，缩写为DFT)。因此，目前业界普遍采用具有复位功能的D触发器设计。D触发器的复位包括同步复位和异步复位，由于异步复位具有简单可控的特点，在时序逻辑电路设计中，异步复位的D触发器通常被采用。

在芯片的异步复位工作过程中，系统复位信号会和很多模组连接，由于走线长和相互干扰，容易出现毛刺。此时，如果将复位控制信号PAD_RESETN直接输入给每个D触发器的复位端R，作为D触发器的异步复位控制，无论时钟信号处于何种状态，只要触发器DFF的复位端R一旦出现负毛刺，则对应输出Q马上变为0，出现意外的复位。

如图1所示，时序逻辑电路包括两组D触发器。芯片的时序逻辑电路的D触发器都是依赖于统一的复位控制。也就是说，通常是将复位控制信号PAD_RESETN送到D触发器的复位端R，这样只有在时钟有效的情况下才能把正确的复位控制送到后继的D触发器，而又能被PAD_RESETN统一复位。

由于D触发器对毛刺非常敏感(异步复位对毛刺敏感，同步复位也不能容忍1个时钟周期的变形)，因此，通常必须加上去毛刺电路才能可靠工作。

然而，目前业界的复位去毛刺电路是采用常规带复位电路的D触发器来实现，但在芯片的异步复位工作过程中，常规带复位电路的D触发器中的时钟/复位功能可能出现相互死锁的情况；并且，部分时序逻辑电路单元要求输入复位只要1ms就可以，但相关配套模组需要更长时间(比如50ms)才能初始化完成，简单的去毛刺电路不能满足需求。

发明内容