[发明专利]一种针对FPGA内嵌TAP接口的调试链路及调试方法

说明书

本发明公开了一种针对FPGA内嵌TAP接口的调试链路及调试方法，通过设置一个UART串口作为片上互连总线上的主机，为调试软件提供发起片上访问的通信链路，并将用户自定义的JTAG与TAP链路上的观测点以从机的形式也映射到片上互连总线的虚拟从机中，通过串口调试软件实时检查观测点的状态，确认用户自定义设计的正确性。本发明具有调试范围广泛、可观性高且易于操作的特点，所需要的软硬件环境都是成熟设计，无需新增研发任务即可快速实现调试目的，相对于示波器调试需要反复修改和综合设计，本发明将观测点大规模的集成于片上可寻址空间，只需要一次设计就可完成所有的调试任务，能够大幅度缩短调试周期。

技术领域

本发明属于集成电路设计与测试技术领域，具体涉及一种针对FPGA内嵌TAP接口的调试链路及调试方法。

背景技术

在芯片设计领域，从RTL代码到芯片实现过程中，FPGA的原型验证是必不可少的环节，它为最终芯片的成功流片提供了最接近物理现实的验证手段。这种代价低、可反复利用的验证平台，不仅被成本风险要求极高的商用芯片开发商高度重视，同样被可靠性要求苛刻的军用芯片应用视为安全可靠的重要凭证。

对于一般的ASIC设计代码，均可以在FPGA和ASIC之间相互兼容。然而，诸如存储器、PLL、TAP类的宏单元需要调用FPGA自身的硬件原语。这类原语中存储器、PLL均可以提供仿真模型，因此在仿真阶段就可以评判设计的正确与否。然而，以TAP为代表的宏单元并不提供仿真模型，它仅提供一个激活FPGA自带TAP控制器的原语接口，并没有物理实体。如果将集成TAP的设计综合到FPGA时，一般无法通过仿真的手段检查其功能正确性，只能依靠前期ASIC代码的正确性以及移植过程中设计者的经验进行预估。当下载到FPGA之后，由于传统FPGA的调试是通过自带下载器连接JTAG和TAP进行，而现在芯片的JTAG和TAP被现有的逻辑功能所使用，使得FPGA自带的开发调试环境无法继续使用，导致整个芯片设计陷入无法调试的困境。

对于这种情形，如果是小型设计，可以通过将内部的关键信号引出到PCB板上的插针上，然后利用示波器的触发功能进行定点观测，以单步的方式递进式的调试整个设计的正确性。但是，这种方法具有较多的局限性：首先，该方法耗时且问题定位过于发散，它需要人工反复更新代码引出观测点，且可能会破坏原始设计结构；其次，这种调试方法受限于示波器的通道数目，它对于内部的并行数据、状态机信号等无能为力，这将使得该方法进一步捉襟见肘；最后，示波器的捕获信号深度也十分有限，在信号触发后往往只能观测到若干位的信号变化，这也不利于故障原因的定位。

JTAG接口及TAP控制器是IEEE标准测试规范，因此利用该接口实现芯片的调试功能具有极高的实用意义。然而，FPGA开发商早已将JTAG口和TAP控制器内嵌于设计开发调试环境中，因此一旦用户重新例化了TAP控制器用于自身的功能设计，则FPGA的设计开发调试环境将无法应用，也将无法对芯片的设计进行有效的调试。因此，解决FPGA内嵌TAP的再调试问题，能够有效缩短ASIC芯片JTAG功能的研发时间，提高芯片内部设计的调试透明度，对于芯片的可靠性验证具有非常重大的应用价值。经检索相关专利，尚未发现有解决该问题的方法。

发明内容

本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种针对FPGA内嵌TAP接口的调试链路及调试方法，一方面解决FPGA的内嵌宏单元TAP不提供仿真模型，造成无法在仿真阶段保证RTL设计正确性的问题；另一方面，该技术用于解决一旦用户自定义使用TAP进行功能设计，将造成FPGA自带的开发调试环境无法继续使用的局面，而这将使得用户无法通过该开发环境对用户的设计进行调试。

本发明采用以下技术方案：

一种针对FPGA内嵌TAP接口的调试链路，通过设置一个UART串口作为片上互连总线上的主机，为调试软件提供发起片上访问的通信链路，并将用户自定义的JTAG与TAP链路上的观测点以从机的形式也映射到片上互连总线的虚拟从机中，通过串口调试软件实时检查观测点的状态，确认用户自定义设计的正确性。