[发明专利]基于电流型电容倍增的长延时电路

说明书

技术领域

本发明涉及集成电路技术，特别涉及长延时电路。

背景技术

长延时电路在集成电路设计中具有广泛的应用。如在系统软启动、看门狗及保护功能触发后的延迟处理等领域具有重要的作用。

传统的延时电路由阻容元件进行时间控制，延时时间可以通过调节电阻参数或电容参数的大小来决定，因此，其在短延时电路中得到了广泛的应用。但是，如果采用常规的电容充电模式实现长时间控制就比较困难，因为长延时电路中的阻容数值是很大的，而较大的电容都存在着一定的漏电流，当电容通过电阻充电时，随着电容两端电压的增加，其充电电流将会越来越小，当充电电流等于漏电流时，电容两端电压就不再上升了，如果此时电容两端电压仍未达到所要求的值，必将导致电路不能工作，而且其延时误差将会很大，因为电阻、电容会受气候影响而变值，阻值特大的电阻受潮后其阻值会变小，因此一般长延时都采用较复杂的其它形式电路实现。

目前，长延迟电路一般采用电流对电容充电实现，但若需要得到较长的延迟，需要设计很小的电流和很大的电容，在面积、良品率上具有较大的难度，例如非常小电流的电流镜，由于其较小的过驱动电压，阈值电压造成的失配非常大，因此需要设计一款高性能且具有较好兼容性的长延迟电路。

出于面积的考虑，当电容面积固定，就需要产生可控的精确电流来给电容充电，实现较长的延迟，而且必须用CMOS工艺加以实现。

在电路设计中，电容面积固定的情况下，存在着电容倍增技术。电压型电容倍增技术即在运算放大器的第一级输出与第二级输出之间连接一个电容，则在第一级输出端电容利用第二级的增益获得倍增，第一级极点向低频推；而第二级阻抗减小，使得第二级极点向高频推，实现了极点分裂。电流型电容倍增技术可以通过调节电流镜的大小来调节电容值，与电压型电容倍增技术相比，电流型电容倍增技术不仅具有较高的工作频率，而且电容值也更易于调节。

现有的电流型电容倍增电路示意图如图1所示，包括NMOS管一M1、NMOS管二M2、电流源I₁、电容C、PMOS管一M3及外部电压输入端，其中，PMOS管一M3的漏极与NMOS管二的漏极连接，且与电容C的一端连接，该连接点作为节点n1，电容C的另一端与NMOS管二M2的栅极连接，且与NMOS管一M1的栅极及漏极连接，并与电流源I₁的负极连接，电流源I₁的正极及PMOS管一M3的源极分别与外部电压输入端连接，PMOS管一M3的栅极接偏置电压Vin，NMOS管一的源极M1及NMOS管二M2的源极分别接地，通过NMOS管一M1(宽长比为x，跨导为g_m1)的低阻抗节点(1/g_m1)采样流过电容C的电流I＝sV_n1C(s是复数频率)，其中，V_n1为节点n1处的电压值，经过NMOS管二M2放大电流k倍后反馈到n1点，则从节点n1处看到的等效电容为：

其中，V_x为NMOS管一M1的阻抗与电容C的分压，可以看出，低频情况下节点n1处的电容值增大为原来值的(1+k)倍，即实现了电流型电容倍增。

发明内容

本发明的目的是提供一种基于电流型电容倍增的长延时电路，能够在现有电流型电容倍增电路的基础上进行改进，来实现面积小、工艺偏差比较小的长延迟电路。

本发明解决其技术问题，采用的技术方案是，基于电流型电容倍增的长延时电路，包括外部电源输入端、电路输出端、NMOS管一、NMOS管二、PMOS管一、电容及电流源，其特征在于，还包括PMOS管二、NMOS管三、比较器、基准电压输入端及计数器，所述PMOS管一的源极及PMOS管二的源极都与外部电源输入端连接，PMOS管一的栅极与PMOS管二的栅极连接，且与PMOS管一的漏极及电流源的正极连接，电流源的负极与NMOS管一的漏极及栅极连接，且与电容的一端及NMOS管二的栅极连接，PMOS管二的漏极与电容的另一端连接，且与NMOS管二的漏极连接，该连接点作为节点，其还与比较器的正相输入端及NMOS管三的漏极连接，NMOS管一的源极及NMOS管二的源极分别接地，NMOS管三的源极接地，基准电压输入端与比较器的负相输入端连接，比较器的输出端与计数器的输入端连接，且与NMOS管三的栅极，计数器的输出端与电路输出端连接。