[发明专利]低成本密码加速器

说明书

本发明揭示一种加速密码过程的内环路的低成本密码加速器。所述密码加速器对由运行软件密码过程的中央处理单元CPU提供的密码数据执行若干操作以产生组合式硬件与软件密码过程，从而得到比仅软件密码过程或仅硬件密码过程具更低成本的安全通信解决方案。在一实施例中，一种密码加速器包括：接口，其经配置以接收密码数据，所述密码数据指示将对所述密码数据执行的特定密码过程；变换逻辑，其经配置以根据所述密码过程对所述密码数据执行密码操作，所述变换逻辑包含用于针对多个不同密码过程执行密码操作的逻辑；及状态寄存器，其经配置以用于存储所述密码操作的结果。

技术领域

本发明一般来说涉及供在安全通信中使用的微控制器。

背景技术

微控制器越来越多地被用于需要安全通信的系统中，所述系统通常依赖于高级加密标准(AES)来进行加密且依赖于安全散列算法2(SHA2)来进行消息完整性检查。近期，扩展到AES的伽罗瓦计数器模式(GCM)也变得越来越受欢迎，以允许一次完成加密及验证。这些密码算法可实施于软件中，但此通常极慢且可需要大代码大小。硬件中也可支持所述算法，然而对于小微控制器单元(MCU)，所述算法的成本是昂贵的，所述小MCU可仅接受几千个逻辑门及几千字节的代码来支持密码库。至少出于这些原因，密码特征通常仅可在较高成本的MCU上获得。

发明内容

所揭示实施例通过使用软件与硬件的组合而促进密码算法的加速，所述组合提供优于仅软件实施方案的经改进性能且具有最小硬件成本。在一实施例中，中央处理单元(CPU)将n个数据位(例如，32个数据位)移动到硬件加速器以进行处理，且接着在后续循环中读取传回的经处理结果。所述加速器能够对传入数据执行一系列低级别操作及/或变换。所述加速器含有一或多个寄存器，且可使用别名寄存器映射来允许操作的地址指示将要执行的操作。所述别名寄存器映射避免了花费额外循环来将命令寄存器装载于加速器中。在一实施例中，状态向量及控制流受CPU管理，且密码操作在硬件加速器中执行。

所揭示实施例允许在不受成本约束限制的情况下多种MCU(例如，多种32位MCU)上支持标准密码算法，借此打开支持密码算法的低成本n位MCU的潜在巨大市场。通过将硬件加速器设计为使密码算法的中央处理单元(CPU)执行加速而非设计用于独立密码操作的专用硬件模块而实现低成本。

所揭示实施例假设，CPU在执行时可完全用于密码操作，但在一些实施方案中，支持发生中断。所揭示实施例还假设，一次执行一种密码算法，从而允许适用时共享逻辑及寄存器。

在一实施例中，加速器经优化用于与到CPU(例如，见于ARM公司的Cortex-M0+及Grebe处理器中)的单循环总线接口(例如，ARM公司的单循环IOBUS接口)一起使用，但同样适用于协处理器接口(例如，ARM公司的Teal处理器)。所揭示实施例还可与任一MCU中发现的任一常规系统总线一起使用，但循环计数在CPU对加速器寄存器具有单循环存取的情况下是最优的。

在一实施例中，一种系统包括：中央处理单元(CPU)；存储器，其存储指令，所述指令在由所述CPU执行时致使所述CPU执行以下操作，所述操作包括：获得密码数据，所述密码数据指示将对所述密码数据执行的特定密码过程；根据所述密码过程对所述密码数据执行第一密码操作；将所述密码数据发送到硬件加速器；及从所述硬件加速器接收由所述硬件加速器根据所述密码过程使用第二密码操作变换的密码数据，所述第二密码操作不同于所述第一密码操作。

在一实施例中，一种密码加速器包括：接口，其经配置以接收密码数据，所述密码数据指示将对所述密码数据执行的特定密码过程；变换逻辑，其经配置以根据所述密码过程对所述密码数据执行密码操作，所述变换逻辑包含用于针对多个不同密码过程执行密码操作的逻辑；及状态寄存器，其经配置以用于存储所述密码操作的结果。

其它实施例针对于方法及非暂时性计算机可读存储媒体。在附图及以下说明中陈述标的物的一或多个实施方案的细节。标的物的其它特征、方面及优点将依据说明、图式及权利要求书而变得显而易见。

附图说明