[发明专利]一种高效的基于时延波束形成的宽带数字阵列接收通道

说明书

本发明公开了一种高效的基于时延波束形成的宽带数字阵列接收通道，包括N个低噪声功放、数模转换模块、整数倍时延模块、数字控制振荡器、幅相加权模块、第一和第二分数时延加权模块，以及两个子滤波器组和抽取模块，其中低噪声功放通过数模转换模块和整数倍时延模块连接数字控制振荡器，其同相输出、正交输出分别通过同一个幅相加权模块连接第一和第二分数时延加权模块；分别合并对应I、Q路的分数时延加权模块的各输出，再分别作为两个子滤波器组的输入，子滤波器组的输出端分别连接一个抽取倍数相同的抽取模块。本发明设置各通道共用一个子滤波器组来完成分数时延处理，再将抽取环节后置，从而有效减少对乘法器和加法器硬件资源的消耗。

技术领域

本发明属于宽带数字阵列技术领域，具体涉及一种基于时延波束形成的宽带数字阵列接收通道结构。

背景技术

宽带数字阵列由于存在相控阵天线孔径效应及天线孔径渡越时间，直接采用相位加权无法形成期望的宽带波束方向图，因此，需采用基于时延的宽带波束形成方法。在采用数字时延方式时，传统的宽带数字阵列接收通道包括N个LNA(低噪声功放)、ADC(数模转换)、NCO(数字控制振荡器)和幅相加权模块，以及2N个抽取、整数时延和分数时延模块构成，其中N(N＞2)表示通道数，其结构如图1所示：LNA的输入端用于输入阵列接收信号，输出端与ADC的输入端相连，ADC的输出端与NCO的输入端相连，NCO的同相输出端(对应I路基带)和正交输出端(对应Q路基带)分别通过正交混频器(图1中所示的乘法器)与抽取模块的输入端相连，各抽取模块的抗混叠滤波器实现对输入信号的M倍(预设值)抽取处理；对应同一NCO的两个抽取模块的输出端分别与同一幅相加权模块的两个输入端相连，各幅相加权模块基于预置的幅相加权值W_i(i＝0,1,…,N-1)对输入信号进行幅相加权处理；幅相加权模块的两路输出端分别连接一个整数倍时延模块，该整数倍时延模块基于预置的整数倍时延值D_i(i＝0,1,…,N-1)实现对输入信号的整数倍时延处理，其中对应同一幅相加权模块的两个整数倍时延模块的时延值D_i相同；整数倍时延模块的输出端与分数时延模块的输入端相连，该分数时延模块通过滤波器实现对输入信号的可变分数时延，其滤波器通常采用Farrow结构，如图2所示，其中x(n)为滤波器输入，y(n)为滤波器输出，G_l(z)表示Farrow子滤波器，其中l＝0,…,L，L+1表示Farrow子滤波器数，d^l(l＝0,…,L)表示分数时延加权因子，即基于预置的d^l的对输入信号进行分数时延处理，其中对应同一幅相加权模块的两个分数时延模块的d^l相同；最后分别对N个对应I路基带、Q路基带的分数时延模块的输出进行合并得到对应的I路基带信号、Q路基带信号。在采用FPGA实现时，传统的宽带数字阵列接收通道需要用到大量的乘法器和加法器资源。

发明内容

本发明的发明目的在于：针对上述存在的问题，提供一种高效的基于时延波束形成的宽带数字阵列接收通道，从而有效减少对硬件资源的消耗。

本发明的高效的基于时延波束形成的宽带数字阵列接收通道，包括N个低噪声功放、数模转换模块、整数倍时延模块、数字控制振荡器、幅相加权模块、第一分数时延加权模块和第二分数时延加权模块，以及两个子滤波器组和抽取模块，其中通道数N大于2，

所述子滤波器组包括L+1个Farrow子滤波器，子滤波器组的输出为L+1个Farrow子滤波器的滤波结果合并，其中L大于1；且第一、二分数时延加权模块的输出端口为L+1路；

低噪声功放的输入端用于输入宽带数字阵列接收信号，输出端连接数模转换模块的输入端；

数模转换模块的输出端连接整数倍时延模块的输入端；

整数倍时延模块的输出端连接数字控制振荡器的输入端；