[发明专利]集成电路和电子设备

说明书

本发明涉及集成电路。提供能够抑制逻辑块间的信号延迟的集成电路。集成电路具备：分别具有第一逻辑块和包含第一开关电路的第一开关块的第一至第三基本单元；第一布线，将第一基本单元的第一开关电路和第一逻辑块连接；第二布线，将第一基本单元的第一开关电路和第二基本单元的第一开关电路连接；第三布线，将第一基本单元的第一开关电路和第三基本单元的第一开关电路直接连接；第四布线，将第二基本单元的第一开关电路和第一逻辑块连接；第五布线，将第二基本单元的第一开关电路和第三基本单元的第一开关电路连接；以及第六布线，将第三基本单元的第一开关电路和第一逻辑块连接，第三布线与第二基本单元的第一开关电路的输入端子之一连接。

相关申请的交叉引用

本申请基于并要求申请日为2017年1月26日的日本专利申请No.2017－012346的优先权，其全部内容作为参考被包含在本文中。

技术领域

本发明的实施方式涉及一种集成电路和电子设备。

背景技术

FPGA(Field Programmable Gate Array：现场可编程门阵列)是能够实现任意逻辑功能的集成电路。FPGA具有进行任意逻辑运算的逻辑块和对逻辑块间的布线连接进行转换的开关块。逻辑块具有至少一个查找表电路，该查找表电路根据输入而输出存储器中存储的值。可以通过重写该存储器而在查找表电路中安装布线的转换功能。

如后所述，逻辑块间的信号传递经由多个开关块来进行。因此，在经由许多开关块传递信号时存在信号延迟增大的问题。

发明内容

本实施方式提供一种能够抑制逻辑块间的信号延迟的集成电路和电子设备。

本实施方式涉及的集成电路具备：第一基本单元、第二基本单元和第三基本单元(tile)，所述第二基本单元位于所述第一基本单元和所述第三基本单元之间，各基本单元具有进行逻辑运算的第一逻辑块以及第一开关块，所述第一开关块包含第一开关电路，所述第一开关电路具有：矩阵状排列的双端开关元件、与配置在同一列的双端开关元件的一个端子连接的输入端子以及与排列在同一行的双端开关元件的另一个端子连接的输出端子；第一布线，将所述第一基本单元的所述第一开关电路和所述第一基本单元的所述第一逻辑块连接；第二布线，将所述第一基本单元的所述第一开关电路和所述第二基本单元的所述第一开关电路连接；第三布线，将所述第一基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路直接连接；第四布线，将所述第二基本单元的所述第一开关电路和所述第二基本单元的所述第一逻辑块连接；第五布线，将所述第二基本单元的所述第一开关电路和所述第三基本单元的所述第一开关电路连接；以及第六布线，将所述第三基本单元的所述第一开关电路和所述第三基本单元的所述第一逻辑块连接，所述第三布线与所述第二基本单元的所述第一开关电路的输入端子之一连接。

根据这样构成的集成电路，能够抑制逻辑块间的信号延迟。

附图说明

图1示出FPGA的结构。

图2是示出逻辑块的构成的一例的框图。

图3A是示出硬宏的一例的图。

图3B是示出硬宏的其他例子的图。

图4是示出基本单元的一例的图。

图5是示出多路复用器的一例的图。

图6是示出多路复用器的其他例子的图。

图7是示出横向排列3个基本单元的FPGA的图。

图8是用于在图7所示的FPGA中对信号延迟进行说明的图。

图9是示出消除信号延迟的开关块的一例的图。

图10是示出使用了图9所示的开关块的FPGA的图。