[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件及其制造方法，涉及微电子技术领域。该半导体器件，包括基于所述衬底制作的半导体层、基于半导体层制作的欧姆源极、欧姆漏极以及位于欧姆源极和欧姆漏极之间的栅极、以及基于所述半导体层制作并与该半导体层形成肖特基接触的肖特基源极。该肖特基源极和所述欧姆源极电连接。在该半导体器件中，肖特基源极与欧姆漏极可以构成肖特基二极管。在欧姆源极为高电位，欧姆漏极为低电位时，肖特基源极与欧姆漏极构成的肖特基二极管正向开启，形成续流回路。在需要用二极管进行续流的电路中，无需外接续流二极管，可通过自带的肖特基二极管实现续流功能，降低电路成本，使电路尺寸更小，同时降低电路设计难度，降低损耗。

技术领域

本发明属于微电子技术领域，具体而言，涉及一种半导体器件及其制造方法。

背景技术

氮化镓半导体器件由于其材料和异质结具有的高临界击穿电场，高载流子浓度和高迁移率使其在电力电子领域受到广泛关注。同时由于氮化镓HEMT(High ElectronMobility Transistor，高电子迁移率晶体管)器件是通过控制栅极电压来控制栅下二维电子气(2DEG)的浓度实现器件开关。氮化镓HEMT器件与MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor，金属氧化物半导体场效应晶体管)相比没有寄生的PN结，在需要用体二极管进行续流的电路(如桥式和LLC等电路)中应用受到限制。若采用电路外接续流二极管，会增加成本、尺寸和设计难度。在氮化镓cascode(共源共栅)增强型器件结构中，由于低压MOS具有寄生的PN结二极管结构，可以用在需要续流的电路中。但是由于PN结二极管反向恢复时间长，开启电压大，导致损耗增加，频率低。

发明内容

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，可以解决上述问题。

为了实现上述目的，本发明实施例提供的技术方案如下：

一种半导体器件，包括：

衬底；

基于所述衬底制作的半导体层；

基于半导体层制作的欧姆源极、欧姆漏极以及位于欧姆源极和欧姆漏极之间的栅极；

基于所述半导体层制作并与该半导体层形成肖特基接触的肖特基源极，该肖特基源极和所述欧姆源极电连接。

进一步的，所述肖特基源极制作于所述半导体层上与所述欧姆源极、欧姆漏极以及栅极相对的一侧，与所述衬底接触。

进一步的，所述肖特基源极制作于所述半导体层上远离所述衬底的一侧，位于与所述欧姆漏极与栅极之间。

进一步的，所述半导体层包括沟道层和势垒层，该沟道层和势垒层之间形成二维电子气，所述欧姆漏极穿过所述势垒层与所述二维电子气接触。

进一步的，所述肖特基源极制作于所述半导体层上远离所述衬底的一侧，位于所述欧姆漏极远离所述栅极的一端，使所述欧姆漏极位于所述栅极和所述肖特基源极之间。

进一步的，所述半导体层包括沟道层和势垒层，该沟道层和势垒层之间形成二维电子气，所述肖特基源极穿过所述势垒层与所述二维电子气接触。

进一步的，所述肖特基源极和所述欧姆源极的通过封装键合形成电连接，或者通过金属走线形成电连接。

进一步的，所述半导体层包括沟道层和势垒层，所述栅极下方的势垒层被去除。

进一步的，所述栅极下方区域半导体层具有P型掺杂层。

本发明还提供了一种半导体器件的制造方法，该方法包括：

提供一衬底；

基于所述衬底制作半导体层；

基于所述半导体层制作欧姆源极、欧姆漏极和栅极；