[发明专利]半导体器件及其形成方法

说明书

方法包括在衬底上形成栅极结构，形成覆盖栅极结构的侧壁的密封间隔件，形成覆盖密封间隔件的侧壁的牺牲间隔件，形成夹着沟道区域(位于栅极结构下方)的源极/漏极区域并且沉积覆盖牺牲间隔件的侧壁的接触蚀刻停止层。该方法还包括去除牺牲间隔件以形成沟槽，其中，该沟槽暴露接触蚀刻停止层的侧壁和密封间隔件的侧壁，并且沉积层间介电层，其中，层间介电层覆盖沟槽，从而限定沟槽内的气隙。本发明的实施例还涉及半导体器件及其形成方法。

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量) 已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。

例如，通常减小场效应晶体管的部件之间的杂散电容(诸如栅极结构和源极/漏极接触件之间的电容)是期望的，以增加晶体管的开关速度、减小开关功耗和/或减小耦合噪声。已经提出某些具有低于氧化硅的介电常数的低k材料作为提供较低的相对电容率的绝缘材料，以减小杂散电容。然而，随着半导体技术进入更小的几何尺寸，栅极结构和源极/漏极接触件之间的距离进一步减小，导致仍存在较大的杂散电容。因此，虽然晶体管形成中现有的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上形成栅极结构；形成覆盖所述栅极结构的侧壁的密封间隔件；形成覆盖所述密封间隔件的侧壁的牺牲间隔件；形成夹着沟道区域的源极/漏极(S/D) 区域，所述沟道区域位于所述栅极结构下方；沉积覆盖所述牺牲间隔件的侧壁的接触蚀刻停止(CES)层；去除所述牺牲间隔件以形成沟槽，其中，所述沟槽跨越在所述接触蚀刻停止层的侧壁和所述密封间隔件的侧壁之间；以及沉积层间介电(ILD)层，其中，所述层间介电层覆盖所述沟槽，从而限定所述沟槽内的气隙。

本发明的另一实施例提供了一种形成半导体器件的方法，所述方法包括：在半导体衬底上形成栅极堆叠件；形成覆盖所述栅极堆叠件的侧壁的密封间隔件；形成覆盖所述密封间隔件的侧壁的牺牲间隔件；形成由沟道区域插入的源极/漏极(S/D)区域，所述沟道区域位于所述栅极堆叠件下方；形成覆盖所述牺牲间隔件的侧壁的接触蚀刻停止(CES)层；在所述栅极堆叠件上方沉积第一层间介电(ILD)层；图案化所述第一层间介电层，从而形成暴露所述源极/漏极区域的一个的开口；在所述开口中形成源极/ 漏极接触件；在所述源极/漏极接触件的形成之后，去除所述牺牲间隔件以形成沟槽，其中，所述沟槽暴露所述接触蚀刻停止层的侧壁以及所述密封间隔件的侧壁；以及在所述源极/漏极接触件、所述密封间隔件和所述栅极堆叠件上方沉积第二层间介电层，其中，所述第二层间介电层密封所述沟槽，从而限定所述沟槽内的空隙。

本发明的又一实施例提供了一种半导体器件，包括：衬底，具有源极/ 漏极(S/D)区域，其中，所述沟道区域插入在所述源极/漏极区域之间；栅极堆叠件，位于所述沟道区域上方；间隔件层，覆盖所述栅极堆叠件的侧壁；源极/漏极接触件，位于所述源极/漏极区域的一个上方；接触蚀刻停止(CES)层，覆盖所述源极/漏极接触件的侧壁；以及层间介电(ILD) 层，覆盖所述接触蚀刻停止层、所述间隔件层和所述栅极堆叠件，其中，所述接触蚀刻停止层和所述间隔件层彼此间隔开，限定所述接触蚀刻停止层和所述间隔件层之间的间隙，所述间隙由所述层间介电层覆盖。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。