[发明专利]一种自适应死区时间的栅极驱动电路

权利要求书

1.一种自适应死区时间的栅极驱动电路，适用于开关电源电路，所述开关电源电路包括开关管(M1)和整流管(M2)，所述开关管(M1)的源极连接所述整流管(M2)的漏极并作为开关节点(SW)，

所述栅极驱动电路包括第一输出端和第二输出端，所述第一输出端输出高端栅极驱动信号(HDRV)用于驱动所述开关管(M1)，所述第二输出端输出低端栅极驱动信号(LDRV)用于驱动所述整流管(M2)；

所述栅极驱动电路包括驱动逻辑控制电路、电平移位电路、第一驱动增强电路、第二驱动增强电路和自举电路，

所述驱动逻辑控制电路的输入端连接脉宽调制控制信号(PWM_Ctrl)，其第一控制端连接所述高端栅极驱动信号(HDRV)，其第二控制端连接所述低端栅极驱动信号(LDRV)，其第一输出端连接所述电平移位电路的输入端，其第二输出端连接所述第二驱动增强电路的输入端；

所述第二驱动增强电路的输出端连接所述栅极驱动电路的第二输出端；所述第一驱动增强电路的输入端连接所述电平移位电路的输出端，其输出端连接所述栅极驱动电路的第一输出端；

所述自举电路的输入端连接所述开关节点(SW)，用于产生所述电平移位电路和第一驱动增强电路的电源轨；

其特征在于，所述驱动逻辑控制电路包括第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第一与非门(NAND1)、第二与非门(NAND2)、第一RS锁存器(RS1)、第二RS锁存器(RS2)、整流管状态监测模块(Block_A)和开关管状态监测模块(Block_B)，

第一反相器(INV1)的输入端连接第二反相器(INV2)的输入端和第一与非门(NAND1)的第一输入端并作为所述驱动逻辑控制电路的输入端，其输出端连接第二RS锁存器(RS2)的R输入端；

第三反相器(INV3)的输入端连接第二反相器(INV2)的输出端和第二与非门(NAND2)的第一输入端，其输出端连接第一RS锁存器(RS1)的R输入端；

整流管状态监测模块(Block_A)的输入端作为所述驱动逻辑控制电路的第二控制端，其输出端连接第一与非门(NAND1)的第二输入端；

开关管状态监测模块(Block_B)的输入端作为所述驱动逻辑控制电路的第一控制端，其输出端连接第二与非门(NAND2)的第二输入端；

第一RS锁存器(RS1)的S输入端连接第一与非门(NAND1)的输出端，其输出端作为所述驱动逻辑控制电路的第一输出端输出高端驱动控制信号(H_Ctrl)；

第二RS锁存器(RS2)的S输入端连接第二与非门(NAND2)的输出端，其输出端作为所述驱动逻辑控制电路的第二输出端输出低端驱动控制信号(L_Ctrl)；

整流管状态监测模块(Block_A)包括第一电阻(R1)、第二电阻(R2)、第三电阻(R3)和第一NMOS管(MN1)，

第一电阻(R1)和第二电阻(R2)串联，其串联点连接第一NMOS管(MN1)的栅极，第一电阻(R1)的另一端作为所述整流管状态监测模块(Block_A)的输入端，第二电阻(R2)的另一端和第一NMOS管(MN1)的源极接地(PGND)；

第三电阻(R3)的一端接电源电压(VCC)，另一端连接第一NMOS管(MN1)的漏极并作为所述整流管状态监测模块(Block_A)的输出端；

开关管状态监测模块(Block_B)包括第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第八电阻(R8)、第九电阻(R9)、第一PMOS管(MP1)、第二NMOS管(MN2)和第三NMOS管(MN3)，

第四电阻(R4)的一端连接第一PMOS管(MP1)的栅极和第五电阻(R5)的一端，其另一端连接第一PMOS管(MP1)的源极并作为所述开关管状态监测模块(Block_B)的输入端；

第五电阻(R5)的另一端连接所述开关节点(SW)；

第六电阻(R6)的一端连接第一PMOS管(MP1)的漏极，其另一端连接第二NMOS管(MN2)的漏极；

第七电阻(R7)和第八电阻(R8)串联，其串联点连接电源电压(VCC)，第七电阻(R7)的另一端连接第二NMOS管(MN2)的栅极，第八电阻(R8)的另一端连接第三NMOS管(MN3)的漏极并作为所述开关管状态监测模块(Block_B)的输出端；

第三NMOS管(MN3)的栅极连接第二NMOS管(MN2)的源极并通过第九电阻(R9)后接地(PGND)，其源极接地(PGND)。