[发明专利]封装结构

说明书

一种封装结构，此封装结构包含一半导体元件、一第一重分布线、一介电层、一第一导电凸块与一第一密封结构。此介电层是位于此第一重分布线上方且具有一第一开口于其中。此第一导电凸块是部分地嵌入此第一开口且电性连接此第一重分布线。此第一密封结构包围此第一导电凸块的一底部。此第一密封结构具有一曲面，此曲面从此第一导电凸块的一底部的一外表面延伸至此介电层的一顶面。

技术领域

本揭露是关于半导体封装。

背景技术

半导体产业透过使最小特征尺寸缩减以持续提升各种电子元件(例如晶体管、二极体、电阻及电容等)的集成密度，以在有限面积上结合更多元件。这些更小的电子元件亦需要比先前封装使用较少面积的更小的封装，用于半导体封装的较小尺寸的类型包含四方封装(quad flat pack；QFP)、插针网格阵列(Pin Grid Array，PGA)、球栅阵列封装(ballgrid array；BGA)、覆晶(flip chips；FC)、三维集成电路(three dimensional integratedcircuits；3DICs)、晶圆级晶片尺寸封装(wafer level packages；WLPs)、接合导线bond-on-trace；BOT)封装及封装层叠(package on package；PoP)结构。

发明内容

根据本揭露的部分实施方式，一种封装结构包含一半导体元件、一第一重分布线、一介电层、一第一导电凸块与一第一密封结构。此介电层是位于此第一重分布线上方且具有一第一开口于其中。此第一导电凸块是部分地嵌入此第一开口且电性连接此第一重分布线。此第一密封结构环绕此第一导电凸块的一底部。此第一密封结构具有一曲面，此曲面从此第一导电凸块的此底部的一外表面延伸至此介电层的一顶面。

附图说明

阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个样态。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。

图1至图19绘示根据本揭露的部分实施方式来制造一封装结构的方法。

具体实施方式

以下将以附图及详细说明清楚说明本揭露的精神，任何所属技术领域中具有通常知识者在了解本揭露的实施例后，当可由本揭露所教示的技术，加以改变及修饰，其并不脱离本揭露的精神与范围。举例而言，叙述“第一特征形成于第二特征上方或上”，于实施例中将包含第一特征及第二特征具有直接接触；且也将包含第一特征和第二特征为非直接接触，具有额外的特征形成于第一特征和第二特征之间。此外，本揭露在多个范例中将重复使用元件标号以和/或文字。重复的目的在于简化与厘清，而其本身并不会决定多个实施例以和/或所讨论的配置之间的关系。

此外，方位相对词汇，如“在…之下”、“下面”、“下”、“上方”或“上”或类似词汇，在本文中为用来便于描述绘示于附图中的一个元件或特征至另外的元件或特征的关系。方位相对词汇除了用来描述装置在附图中的方位外，其包含装置于使用或操作下的不同的方位。当装置被另外设置(旋转90度或者其他面向的方位)，本文所用的方位相对词汇同样可以相应地进行解释。

其他特征及制程亦可被包含。举例而言，测试结构可被包含以有助于三维封装或三维集成电路元件的验证测试。举例而言，测试结构可包含形成于重分布层中或于基材上的测试垫，以测试三维封装或三维集成电路；探针及/或探针卡的使用；以及类似物。验证测试不仅可执行于中间阶段的结构，亦可执行于最终结构。此外，此处所揭露的结构及方法可与包含良率晶粒的中间验证的测试方法一同使用，以提升产率及降低成本。