[发明专利]用于高级加密标准(AES)的灵活结构和指令

权利要求书

1.一种处理器，包括：

多个核心；

第一级L1指令高速缓存，其存储多个指令，所述多个指令包括所述处理器的指令集的第一高级加密标准AES指令，所述指令集包括多个AES指令，每个AES指令包括不同的操作码；

L1数据高速缓存；

指令提取逻辑单元，其从所述L1指令高速缓存提取指令；

解码逻辑单元，其对指令进行解码；

第一源寄存器，其存储将被用于AES解密操作的循环的循环密钥；

第二源寄存器，其存储将被所述AES解密操作的所述循环解密的输入数据；

执行单元，其包括AES执行逻辑单元，所述AES执行逻辑单元执行所述处理器的所述指令集的所述第一AES指令，以执行所述AES解密操作的所述循环，所述AES解密操作使用来自所述第一源寄存器的所述循环密钥对来自所述第二源寄存器的所述输入数据进行解密，并且将所述AES解密操作的所述循环的结果存储在目的寄存器中；

其中，所述AES解密操作的所述循环包括：

对所述输入数据执行的替换操作，所述替换操作包括逆替换盒查询，

逆移位行操作，

逆混合列操作，以及

加循环密钥操作，在所述加循环密钥操作中，异或函数使用来自所述循环密钥的数据。

2.一种处理器，包括：

多个核心；

第一级L1指令高速缓存，其存储多个指令，所述多个指令包括所述处理器的指令集的第一高级加密标准AES指令，所述指令集包括多个AES指令，每个AES指令包括不同的操作码；

L1数据高速缓存；

解码单元，其对指令进行解码；

第一源寄存器，其存储将被用于AES解密操作的循环的循环密钥；

第二源寄存器，其存储将被所述AES解密操作的所述循环解密的输入数据；

执行单元，其执行所述处理器的所述指令集的所述第一AES指令，以执行所述AES解密操作的所述循环，所述AES解密操作使用来自所述第一源寄存器的所述循环密钥对来自所述第二源寄存器的所述输入数据进行解密，并且将所述AES解密操作的所述循环的结果存储在目的寄存器中；

其中，所述AES解密操作的所述循环包括：

对所述输入数据执行的替换操作，所述替换操作包括逆替换盒查询，

逆移位行操作，

逆混合列操作，以及

加循环密钥操作，在所述加循环密钥操作中，异或函数使用来自所述循环密钥的数据。

3.一种处理器，包括：

多个核心；

第一级L1指令高速缓存，其存储多个指令，所述多个指令包括所述处理器的指令集的第一高级加密标准AES指令，所述指令集包括多个AES指令，每个AES指令包括不同的操作码；

L1数据高速缓存；

指令提取逻辑单元，其从所述L1指令高速缓存提取指令；

解码逻辑单元，其对指令进行解码；

第一源寄存器，其存储将被用于AES加密操作的循环的循环密钥；

第二源寄存器，其存储将被所述AES加密操作的所述循环加密的输入数据；

执行单元，其包括AES执行逻辑单元，所述AES执行逻辑单元执行所述处理器的所述指令集的所述第一AES指令，以执行所述AES加密操作的所述循环，所述AES加密操作使用来自所述第一源寄存器的所述循环密钥对来自所述第二源寄存器的所述输入数据进行加密，并且将所述AES加密操作的所述循环的结果存储在目的寄存器中；

其中，所述AES加密操作的所述循环包括：

替换字节转换，其对所述输入数据执行字节替换，所述替换字节转换包括替换盒S-box查询，以得到被替换数据的第一阵列；

移位行转换，其将所述第一阵列中的行数据移位一指定量，以得到第二阵列；

混合列转换，在所述混合列转换中，所述第二阵列的列被视作伽罗瓦域GF(2⁸)上的多项式，并且被与固定多项式相乘且对x⁴+1取模，以生成混合列结果；以及

加循环密钥转换，在所述加循环密钥转换中，异或函数使用来自所述循环密钥和所述混合列结果的数据。