[发明专利]基于动态存储器错误模型估计的纠错码和读取调整

说明书

一种设备包括存储器和耦合到存储器的控制器。控制器被配置为确定数据表示中的被估计为错误的比特的第一计数和数据表示中的具有高估计可靠性并被估计为错误的比特的第二计数。控制器还被配置为基于第一计数和第二计数来修改至少一个读取参数或至少一个解码参数。

技术领域

本公开涉及纠错码(ECC)输入数据。

背景技术

诸如嵌入式快闪存储器的非易失性数据存储设备已经使得数据和软件应用的便携性增加了。从非易失性数据存储设备读取的信息通常由纠错码(ECC:error correctcode)解码器来处理，以校正在非易失性数据存储设备的操作期间可能被引入到所存储的数据中的错误。这种ECC解码器的一个例子是低密度奇偶校验(LDPC)解码器。

LDPC解码器可以使用软比特(soft bits)(例如，可靠性信息)来解码硬比特(hardbits)(例如，指示从存储器读取的电压的信息)。利用可靠性信息(软比特)可显着提高解码器的校正能力。软比特可以指示相应硬比特的可靠性。例如，如果从存储元件读取的对应电压接近两个相邻状态之间的过渡区域(transition region)，那么软比特的值可以指示低可靠性值。如果所存储的值中的许多错误集中在状态重叠区域(例如，两个相邻状态之间的区域)，那么软比特可以提供纠错能力的显著改进。

然而，解码器的可实现的校正能力也取决于可靠性信息的“质量”。例如，如果错误不集中在状态重叠区域中，则由软比特提供的可靠性信息可能不准确。使用“盲”片上复制(On-Chip-Copy)(OCC)操作，在三级单元(tri-level cell，TLC)中“折叠”(folded)具有错误的单级单元(single-level cell，SLC)数据时，可能会产生不准确的软比特。当TLC具有诸如长的Er-to-A(擦除到A)尾(例如，擦除的单元的阈值电压分布延伸到“A”编程状态中)的较长的错误尾时，由于编程干扰可能也会产生不准确的软比特。在这些情况下，即使相应的软比特指示高可靠性值，硬比特也可能是错误的。这样的错误被称为“硬错误”(HardError，HE)。另外，即使相应的软比特指示低可靠性值，硬比特也可能是正确的。这样的比特被称为“不可靠的正确”(Unreliable Correct，URC)比特。

为了使ECC解码器实现其全面的校正潜力，ECC解码器需要知道可靠性信息的“质量”。为了说明，ECC解码器需要知道存储器错误模型。存储器错误模型可以规定(由读取的硬比特和软比特确定的)每个“可靠性仓(bin)”的错误比特和正确比特的期望数量。例如，存储器错误模型确定期望的错误数量、预期的HE数、URC比特以及其他错误和比特计数的预期数量。基于存储器错误模型，ECC解码器可以将正确的初始可靠性分配给所读取的数据的比特。如果ECC解码器基于错误的基础存储器错误模型来确定错误和比特的期望数量，则ECC解码器的校正能力降低。为了说明，LDPC解码器用于解码硬比特和软比特的对数似然比(log likelihood ratio，LLR)表可以是静态的、并且基于关于HE和URC比特的期望数量的基础假设来确定。例如，LLR表通常基于假设HE和URC比特的估计数量的高斯单元分布(Gaussian cell distribution，CVD)模型来确定，并且该错误最可能发生在特定的电压范围内(例如，在转换重叠区域中)。如果在HE和URC比特的估计数量和HE和URC比特的实际数量之间存在大的不匹配，则软比特可能没有改善，或者甚至可能降低LDPC解码器的解码能力。

发明内容

本发明构思的一些方面提供了基于对存储器错误模型的估计来调整解码参数或读取参数的系统、设备和方法，这可以显着地提高解码器的校正能力。通过参照以下给出的本发明构思的详细描述，本发明构思的上述和其他方面对于本发明构思所属领域的技术人员将变得更加明显。

根据本发明构思的一些实现，一种设备包括存储器；以及控制器，耦合到所述存储器，其中所述控制器被配置为确定数据表示中的被估计为错误的比特的第一计数和数据表示中的具有高估计可靠性并被估计为错误的比特的第二计数，并且其中所述控制器还被配置为基于所述第一计数和所述第二计数来修改至少一个读取参数或至少一个解码参数。