[发明专利]微处理器中执行FMA指令的方法和微处理器

权利要求书

1.一种微处理器中执行FMA指令即浮点乘法累加指令的方法，所述FMA指令具有各自具有有效数和阶码的乘数操作数、被乘数操作数和累加数操作数，所述方法用于应对所述累加数操作数为非规格化并且所述乘数操作数和所述被乘数操作数的乘积将会引起下溢的特殊情况，所述方法包括以下步骤：

确定所述乘数操作数的阶码和所述被乘数操作数的阶码的和与所述累加数操作数的阶码之间的阶码差；

确定非规格化的累加数操作数的有效数中的前导零的数量；

在所述前导零的数量加上非负整数常数所得到的值超过所述阶码差的情况下，将所述累加数操作数的有效数左移位以产生左移位累加数值并且在部分乘积加法器中将所述左移位累加数值累加到所述乘数操作数的有效数和所述被乘数操作数的有效数的部分乘积；

使用采用2的补码减法的第一电路来生成第一阶码差值，所述第一阶码差值是所述乘数操作数的阶码和所述被乘数操作数的阶码的乘积与所述累加数操作数的阶码之间的差，并且使用所述第一阶码差值来控制对所述累加数操作数的有效数进行右移位的右移位器；

使用采用1的补码减法的第二电路来生成第二阶码差值，所述第二阶码差值是所述乘数操作数的阶码和所述被乘数操作数的阶码的乘积与所述累加数操作数的阶码之间的差，并且使用所述第二阶码差值来控制对所述累加数操作数的有效数进行左移位的左移位器；以及

在满足第一条件的情况下，选择右移位的累加数操作数的有效数与所述部分乘积累加；以及

在满足第二条件的情况下，选择左移位的累加数操作数的有效数与所述部分乘积累加。

2.根据权利要求1所述的方法，其中，所述累加数操作数的有效数被移位与所述阶码差的绝对值相等的量，以产生所述左移位累加数值。

3.根据权利要求1所述的方法，其中，所述非负整数常数是与数据通路的宽度有关的值，其中所述数据通路用于对所述乘数操作数的有效数和所述被乘数操作数的有效数的部分乘积进行求和。

4.根据权利要求3所述的方法，其中，所述非负整数常数等于所述数据通路的宽度减去所述被乘数操作数的有效数的宽度的两倍所得到的差值。

5.根据权利要求1所述的方法，其中，还包括以下步骤：

临时右移位所述累加数操作数的有效数的副本，以生成右移位累加数值；

将所述右移位累加数值和所述左移位累加数值两者提供给选择电路；以及

选择所述右移位累加数值和所述左移位累加数值其中之一或者零，以与所述乘数操作数的有效数和所述被乘数操作数的有效数的部分乘积累加在一起。

6.根据权利要求5所述的方法，其中，所述临时右移位将所述累加数操作数的有效数的副本右移位与所述阶码差相等的量。

7.根据权利要求5所述的方法，其中，所述选择所述右移位累加数值和所述左移位累加数值其中之一或者零是根据所述累加数操作数的绝对值与所述乘数操作数和所述被乘数操作数的乘积的绝对值的比较来进行的，其中，在比所述乘积的绝对值大X的基础上、所述累加数操作数的绝对值更大的情况下，选择零并且不在所述部分乘积加法器中进行所述累加数操作数与所述部分乘积的累加，其中X是所述部分乘积加法器的数据通路中所设置的位的数量的函数。

8.一种微处理器中执行FMA指令即浮点乘法累加指令的方法，所述FMA指令具有各自具有有效数和阶码的乘数操作数、被乘数操作数和累加数操作数，所述方法用于应对所述累加数操作数为非规格化并且所述乘数操作数和所述被乘数操作数的乘积将会引起下溢的情况，所述方法包括以下步骤：

确定所述乘数操作数的阶码和所述被乘数操作数的阶码的和与所述累加数操作数的阶码之间的阶码差；

确定所述累加数操作数的有效数能被左移位并仍适应部分乘积求和的数据通路的最大左移位量；以及

在非规格化的累加数操作数的有效数中的前导零的数量加上所述最大左移位量所得到的值超过所述阶码差的情况下，左移位所述累加数操作数的有效数以产生左移位累加数值，并且在部分乘积加法器中将所述累加数操作数累加到所述乘数操作数的有效数和所述被乘数操作数的有效数的部分乘积。