[发明专利]集成电路的压焊盘结构及其工艺方法

说明书

一种集成电路的压焊盘结构及其工艺方法，集成电路的压焊盘结构包括P型硅衬底、隔离层、深N阱、P+有源区、N+有源区、第一介质层、第一金属层、第二介质层、第二金属层、第三介质层以及第三金属层，其中，深N阱是以分布式图形注入形成在P型硅衬底中，以及第一金属层分为第一区以及第二区，第一区通过一第一接触孔的金属连接P+有源区，第二区通过一第二接触孔的金属连接N+有源区。

技术领域

本发明涉及集成电路的压焊盘结构及其工艺方法，尤指一种应用于晶圆级芯片尺寸封装 (WLCSP)的集成电路的压焊盘结构及其工艺方法。

背景技术

一般而言，高速集成电路(IC)普遍采用了晶圆级芯片尺寸封装(WLCSP)，这样的封装方式能满足各种便携式产品的小尺寸、轻薄、数据传输稳定性以及散热等等的应用需求，然而这也带来一个严重的问题，就是芯片级封装大多采用植球方式，而焊球的直径一般在180um 以上，这样就会要求芯片压焊盘(PAD)金属的长宽尺寸在200um以上，这样的压焊盘PAD的面积比普通的打线封装大很多(达到4～10倍)，这样就引入了比普通封装的到衬底大得多的寄生电容，可能会达到数百飞法(fF),而对于高速IC的输入信号，即频率会在800M到10G的之间信号而言，数百fF的输入电容会带来相当大的信号衰减。

举例来说，对于高速开关IC,高速信号的传输从输入端到输出端会经过的两个压焊盘，那么压焊盘寄生电容加起来就有可能接近1皮法(pf),这将会成为产生信号衰减的主要因素。那么如何有效降低圆片级封装的压焊盘引入的对地寄生电容，降低高频下的信号衰减，成为该类高速电路的一个非常关键的问题。现有的降低该寄生电容的办法有增加芯片互联金属层数，例如3层金属变为5层，这样最顶层的压焊盘金属层到接地的硅衬底之间的介质厚度增加，就可实现电容的降低，但是这样带来了很大的工艺成本增加，每增加一层金属就要额外增加两个工艺光罩层次，急剧增加芯片成本。

因此，如何提供一种能有效降低压焊盘的对地寄生电容，并可节省额外成本的集成电路的压焊盘结构及其工艺方法，即为各家业者亟待解决的课题。

发明内容

鉴于现有技术的种种缺失，本发明的主要目的，即在于提供一种能有效降低压焊盘的对地寄生电容，并可节省额外成本的集成电路的压焊盘结构及其工艺方法。

为了达到上述目的及其他目的，本发明提供一种集成电路的压焊盘结构，包括P型硅衬底、隔离层、深N阱、P+有源区、N+有源区、第一介质层、第一金属层、第二介质层、第二金属层、第三介质层以及第三金属层。

其中，隔离层形成在P型硅衬底中；深N阱形成在P型硅衬底与隔离层之间，且深N阱是以分布式图形注入形成在P型硅衬底中；P+有源区形成在P型硅衬底中及隔离层旁；N+有源区形成在深N阱中；第一介质层形成在隔离层上；第一金属层形成在第一介质层上，第一金属层分为第一区以及第二区，第一区通过一第一接触孔的金属连接P+有源区，第二区通过一第二接触孔的金属连接N+有源区；第二介质层形成在第一介质层上；第二金属层形成在第二介质层上；第三介质层形成在第二金属层上；以及第三金属层形成在第三介质层上。

在一实施例中，分布式图形为多边形、圆形或同心环型的重复图形。

在一实施例中，多边形的重复图形为方形。

在一实施例中，相邻的分布式图形的间距是深N阱结深的0.5倍到1.6倍之间。

在一实施例中，深N阱浮空或连接至一指定电位，指定电位在0V到集成电路中的最高电位之间。

在一实施例中，深N阱中还包括一P型区域。

在一实施例中，P型区域中还包括一N型区域。

在一实施例中，第二介质层或第三介质层的厚度在1.5微米至5微米之间。