[发明专利]解调模块、解调电路及高频读卡器

权利要求书

1.一种解调模块，其特征在于，包括I路信号输入端、Q路信号输入端、解调结果输出端、标准波形产生电路、I路相关器组、Q路相关器组和数字解调电路；

所述I路信号输入端用于与外部的IQ信号产生电路的I路信号输出端电连接，所述Q路信号输入端用于与所述IQ信号产生电路的Q路信号输出端电连接，所述IQ信号产生电路用于将ISO14443 A型卡发出的调制信号生成I路信号序列和Q路信号序列，所述I路信号序列和所述Q路信号序列的比特周期设为T；

所述I路相关器组和所述Q路相关器组的相关区间均为n*T，n为大于1的自然数；

所述I路相关器组和所述Q路相关器组分别包括2ⁿ个相关器，每个相关器包括信号输入端、标准波形输入端和相关结果输出端，每个相关器用于将所述信号输入端和所述标准波形输入端输入的两个信号进行互相关计算并输出计算结果至所述相关结果输出端，所述相关结果输出端输出至所述数字解调电路；

所述标准波形产生电路用于产生2ⁿ个标准波形，所述标准波形的时间宽度为n*T，所述2ⁿ个标准波形分别一一对应所述I路信号序列或所述Q路信号序列的n比特周期的所有情况的理想波形；

所述数字解调电路用于识别出所有所述相关结果输出端输入的值中大于预设阈值的所述相关结果输出端作为目标输出端，所述数字解调电路还用于将所述目标输出端对应的所述相关器所连接的所述标准波形输出至所述解调结果输出端；

所述I路相关器组的所有信号输入端均与所述I路信号输入端电连接，所述Q路相关器组的所有信号输入端均与所述Q路信号输入端电连接；

所述2ⁿ个标准波形与所述I路相关器组的所有标准波形输入端一一对应地电连接；所述2ⁿ个标准波形与所述Q路相关器组的所有标准波形输入端一一对应地电连接。

2.如权利要求1所述的解调模块，其特征在于，所述两个信号进行互相关计算时每比特周期采用大于等于16个采样点进行互相关计算。

3.如权利要求2所述的解调模块，其特征在于，n为2。

4.如权利要求3所述的解调模块，其特征在于，所述标准波形产生电路用于产生4个标准波形，所述标准波形的时间宽度为2比特周期，所述4个标准波形分别为逻辑'00'、逻辑'01'、逻辑'10'和逻辑'11'，所述标准波形由序列D和/或序列E组合而成。

5.如权利要求4所述的解调模块，其特征在于，所述数字解调电路每2比特周期识别一次，以得到所述目标输出端。

6.如权利要求2所述的解调模块，其特征在于，n为3，所述标准波形产生电路用于产生8个标准波形，所述标准波形的时间宽度为3比特周期，所述8个标准波形分别为逻辑'000'、逻辑'001'、逻辑'010'、逻辑'011'、逻辑'100'、逻辑'101'、逻辑'110'和逻辑'111'，所述标准波形由序列D和/或序列E组合而成。

7.如权利要求6所述的解调模块，其特征在于，所述数字解调电路每3比特周期识别一次，以得到所述目标输出端。

8.如权利要求1至7任一项所述的解调模块，其特征在于，所述互相关计算采用的计算公式为：

R[i]＝|∑_N(R_ref[j]×R_rcv[j+i])|，其中R[i]为所述计算结果，N为相关区间长度内的采样点个数，R_ref[j]为所述标准波形输入端输入的信号序列的值，R_rcv[j+i]为所述信号输入端输入的信号序列的值，i和j均为自然数。