[发明专利]一种基于CAPI接口的内存扩展装置与方法

权利要求书

1.一种基于CAPI接口的内存扩展装置，用于构建POWER8处理器系统CAPI接口内存级的数据存储系统，包括：

扩展内存模块板卡Extend Memory Module，布置扩展内存电子集成器件的印刷电路板；

Power Service layer PSL单元，是CAPI接口的FPGA实现单元，POWER8处理器服务层，与POWER8处理器内部的CAPP即Coherent Accelerator Processor Proxy配合，实现CAPI协议的数据传输；

Ex-Cache Controller控制器，在FPGA中实现的逻辑单元，通过capi接口接收到操作请求，对请求中的地址进行解析，查询SRAM中的标签tag信息，命中HIT则从DDR Memory中得到数据信息，进行读写操作；MISS则启动DMA Engine；

SRAM存储器，是存储芯片，作为外部cache的存储器，用来存储tag、status信息，通过外部cache控制器进行访问；

DDR Memory存储器，是DDR存储芯片，作为外部cache的存储器，用来存储数据信息，通过外部cache控制器进行访问；

DMA Engine引擎，是在FPGA中实现的逻辑单元，当出现cache miss，负责通过FlashController从Flash Chip Arrays中读取数据到DDR Memory中，并把DDR Memory中需要替换掉且dirty的数据写回Flash Chip Arrays；

Flash Controller控制器，是Flash Chip Arrays的控制器，负责管理Flash ChipArrays，读取和写入数据到Flash Chip Arrays中；

Flash Writebuffer写缓冲存储器，是存储芯片，Flash芯片的写入操作都是以块block为单位，且擦写寿命是有限的，因此设计一个写缓冲机制，避免Flash芯片的频繁擦写；

Flash Chip Arrays芯片阵列部件，是Flash存储阵列，由一系列Flash芯片组成，通过Flash Controller进行控制和管理；

其特征在于：扩展内存模块板卡Extend Memory Module左侧上部设置有PowerService layer PSL单元，包括CAPI接口，且作为CAPI接口的FPGA数据传输实现单元通过CAPI接口通信连接在POWER8处理器的PowerBus总线上；Power Service layer PSL单元的右侧通信端口连接设置作为FPGA逻辑实现单元的Ex-Cache Controller控制器；Ex-CacheController控制器右侧的两个通信端口连接平行设置的SRAM存储器、DDR Memory存储器；Ex-Cache Controller控制器下方的通信端口连接有实现数据传输的DMA Engine引擎，DMAEngine引擎下方的通信端口连接有Flash Controller控制器；Flash Controller控制器下方左侧的通信端口连接有Flash Writebuffer写缓冲存储器，Flash Writebuffer写缓冲存储器下方的通信端口连接Flash Chip Arrays芯片阵列部件左侧的通信端口；FlashController控制器下方右侧的通信端口连接Flash Chip Arrays芯片阵列部件右侧的通信端口。

2.根据权利要求1所述的装置，其特征在于：所述POWER8处理器系统包括power8处理器芯片、Cache缓存层、PowerBus总线、MemoryController控制器、LocalMemory存储器、ExtendMemory Module板卡；所述Cache缓存层与PowerBus总线通信方式连接；所述MemoryController控制器与LocalMemory存储器、PowerBus总线均通信方式连接。

3.根据权利要求1所述的装置，其特征在于：所述Flash Chip Arrays芯片阵列部件包括二个以上Flash芯片，且通过Flash Controller进行控制和管理。