[发明专利]一种跳频通信发射系统及方法

说明书

技术领域

本发明涉及通信技术领域，具体而言，本发明涉及一种跳频通信发射系统及方法。

背景技术

所谓跳频技术（Frequency-Hopping Spread Spectrum），是指用伪随机码序列进行频移键控，使载波频率不断跳变而扩展频谱的一种通信技术。跳频通信的工作原理是指收发双方传输信号的载波频率按照预定规律进行离散变化的通信方式，即通信中使用的载波频率受伪随机变化码的控制而随机跳变。跳频通信系统一般通过增加收发信机的工作频点数（即工作带宽）、设置不同的工作频率以及提升频点的切换速度来增强系统的抗干扰性能。跳频速率的高低直接反映跳频系统的性能，跳频速率越高抗干扰的性能越好，军用的跳频系统可以达到每秒上万跳。跳频技术因可以有效的避开干扰，发挥通信效能，已经在军用通信领域得到应用。

然而，一方面，由于跳频频综采用的芯片受限于器件水平，最高参考频率为3500MHz，则最高工作频率只能到1.4GHz，因此工作频率难以工作到较高频率，普遍应用在L波段以下，很难实现定制更高频率的信号。

另一方面，众多频综设计的方案中，大多涉及到C/S波段甚至更高的Ku波段同样存在普遍具有定频、DDS后使用锁相环等特点，因此不具备将频综应用到高速跳频系统的性能。

可见，实现较高频率，较大带宽的跳频频综，或者兼顾电路设计简洁经济，是目前技术跳频通信技术发展的迫切需求。设计更高跳速、更高带宽、更多可用频率的跳频系统，是跳频系统的研发关键和焦点。

发明内容

本发明针对现有技术中存在的缺陷和问题，提出一种跳频通信发射系统及方法，该跳频通信发射系统通过增加收发信机的工作频点（即带宽）、设置不同的工作频率以及提高频点的切换速度来增强系统的抗干扰性能，以解决现有技术存在的问题。

本发明技术方案：

本发明的实施例根据一个方面，提供了一种跳频通信发射系统，包括：

FPGA内部处理模块、以及连接所述FPGA内部处理模块输出端的外围电路；所述FPGA内部处理模块至少包括：发送数据存储模块、数字信号调制预处理模块、预存频率表、频率加载控制模块；所述外围电路至少包括：正交调制电路、射频本振生成电路；其中，

所述发送数据存储模块，连接数字信号调制预处理模块，用于向所述数字信号调制预处理模块传输待发送数据；

所述频率加载控制模块，连接射频本振生成电路，用于通过调用所述预存频率表中的频率控制字，控制产生频率控制时序，生成预设的频率信号；

所述正交调制电路包括数模转换器和正交调制器，通过所述数模转换器接收FPGA内部处理模块输出的I/Q基带数据，以及通过所述正交调制器接收所述射频本振生成电路传输的射频频率本振信号，调制产生射频发射信号；

所述数字信号调制预处理模块；用于将待发送数据进行数字调制信号处理，并将I/Q基带数据传输至数模转换器，转换为模拟I/Q信号。

进一步地，所述射频本振生成电路，包括：基于DDS芯片的频率生成电路以及倍频电路；

所述DDS芯片连接所述频率加载控制模块，通过配置接口接收频率加载控制模块的控制信号，产生不同频段、不同切换频率的射频频率本振信号。

具体地，所述频率加载控制模块包括用于触发预设加载流程的定时器和预设加载流程，所述预设加载流程按照预设步骤，依次调用所述预存频率表中的频率控制字，产生加载控制时序，驱动所述DDS芯片按照不同的频率工作。

具体地，所述数字信号调制预处理模块，进一步包括：

预先定制数据存储器传输的待发送数据的帧格式和调制方式，获得预处理后的基带I/Q数据并将其传输至数模转换器转换为模拟I/Q两路基带信号。

进一步地，所述倍频电路连接所述DDS芯片，用于将DDS芯片输出的信号按照预设放大倍数滤波、放大处理后，获得N次谐波信号并输出至正交调制器。

较佳地，所述射频本振生成电路还包括连接所述DDS芯片的频率合成器，以及连接所述频率合成器的晶振。

较佳地，所述DDS芯片的型号包括AD9914系列或AD9910系列。

较佳地，所述DDS芯片的输入端接收来自所述频率合成器产生的小于或等于1.4GHz的频率信号。

较佳地，所述频率合成器是型号为ADF4350的频率合成器。

本发明的实施例根据另一个方面，还提供了一种跳频通信发射方法，包括：

将待发送数据进行数字调制信号处理，输出I/Q基带数据；