[发明专利]移位寄存器单元、栅极驱动电路、显示装置以及驱动方法

说明书

一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。该移位寄存器单元包括输入电路、上拉节点复位电路、输出电路和耦合电路。输入电路配置为响应于输入信号对上拉节点进行充电；上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；输出电路配置为在所述上拉节点的电平的控制下，将第一时钟信号输出至第一输出端；耦合电路配置为响应于第二时钟信号，对上拉节点的电位进行耦合控制。该移位寄存器单元可以减小第一输出端输出信号的下降沿时间，提高驱动能力。

技术领域

本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。

背景技术

在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。

例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。

发明内容

本公开至少一实施例提供一种移位寄存器单元，包括输入电路、上拉节点复位电路、输出电路和耦合电路。所述输入电路配置为响应于输入信号对上拉节点进行充电；所述上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将第一时钟信号输出至第一输出端；所述耦合电路配置为响应于第二时钟信号，对所述上拉节点的电位进行耦合控制。

例如，本公开一实施例提供的移位寄存器单元还包括下拉节点控制电路、上拉节点降噪电路和输出降噪电路。所述下拉节点控制电路配置为对下拉节点的电平进行控制；所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述第一输出端进行降噪。

例如，在本公开一实施例提供的移位寄存器单元中，所述耦合电路包括第一晶体管和存储电容。所述第一晶体管的栅极和存储电容的第一极配置为和所述上拉节点连接，所述第一晶体管的第一极配置为和第二时钟信号端连接以接收所述第二时钟信号，所述第一晶体管的第二极配置为和所述存储电容的第二极连接。

例如，本公开一实施例提供的移位寄存器单元还包括第二输出端。所述耦合电路还配置为输出所述第二时钟信号至所述第二输出端，所述第二输出端配置为和所述第一晶体管的第二极连接。

例如，本公开一实施例提供的移位寄存器单元还包括耦合复位电路。所述耦合复位电路配置为在所述下拉节点的电平的控制下，对所述第二输出端进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述耦合复位电路包括：第二晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述第二输出端连接，第二极配置为和第一电压端连接以接收第一电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括：第三晶体管，其栅极和第一极连接，且配置为和输入端连接以接收所述输入信号，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。

例如，在本公开一实施例提供的移位寄存器单元中，所述上拉节点复位电路包括：第四晶体管，其栅极配置为和复位端连接以接收所述复位信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和第一电压端连接以接收第一电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括：第五晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和第一时钟信号端连接以接收所述第一时钟信号，第二极配置为和所述第一输出端连接。