[发明专利]写入辅助单元

说明书

本发明实施例涉及一种写入辅助单元，其包括：第一上拉晶体管，其电耦合到电压阵列和第一节点；第一通过门晶体管，其电耦合到所述第一节点；和位线，其电耦合到所述第一通过门晶体管和下拉电压。所述第一通过门晶体管被配置成选择性地将所述位线耦合到所述第一节点。所述下拉电压被配置成在所述位线被耦合到所述第一节点时将所述电压阵列的电压从第一电压调整到第二电压。

技术领域

本发明实施例涉及一种写入辅助单元。

背景技术

当前SRAM阵列具有由阵列中的SRAM单元的每一个确定的最小写入电压(V_min)。较低V_min在写入操作期间提供较低功率使用和较佳效率。然而，随着V_min降低，SRAM单元的写入能力因SRAM单元中的晶体管的阈值电压(V_t)无法与V_min的缩减成比例地降低而减低。较低写入电压使余裕空间(例如，输入电压(VDD)与阈值电压(V_t)之间的电压差或缓冲)降低。当前系统利用写入辅助技术来提高位单元的写入能力。

当前写入辅助技术包括使用负位线电压或减低位单元的锁存部分中的PMOS(p沟道金属氧化物硅装置)的强度。然而，负BL遇到BL上的高电阻且快速耗散，使得顶部行上的位单元处的电压对于调整通过门的强度是无效的。类似地，减低锁存器中的PMOS的强度增大存储器误差且降低SRAM单元的可靠性。

发明内容

本发明实施例涉及一种写入辅助单元，其包含：第一上拉晶体管，其电耦合到电压阵列和第一节点；第一通过门晶体管，其电耦合到所述第一节点；和位线，其电耦合到所述第一通过门晶体管和下拉电压，其中所述第一通过门晶体管被配置成选择性地将所述位线耦合到所述第一节点，且其中所述下拉电压被配置成在所述位线被耦合到所述第一节点时将所述电压阵列的电压从第一电压调整到第二电压。

本发明实施例涉及一种存储器阵列，其包含：电压阵列；写入辅助列，其包含：多个写入辅助单元，所述写入辅助单元的每一个包含：第一上拉晶体管，其电耦合到所述电压阵列和第一节点；和第一通过门晶体管，其电耦合到所述第一节点；和位线，其电耦合到所述多个写入辅助单元的每一个的所述第一通过门晶体管和下拉电压，其中所述第一通过门晶体管的每一个被配置成选择性地将所述位线耦合到所述第一节点，且其中所述下拉电压被配置成在所述位线被耦合到所述第一节点的一或多个时将所述电压阵列的电压从第一电压调整到第二电压；和位单元阵列，其包含各自电耦合到所述电压阵列的多个位单元。

本发明实施例涉及一种方法，其包含：将位线设定到第一电压；通过将所述位线耦合到存储器阵列而将所述存储器阵列的阵列电压从第二电压下拉到所述第一电压；和对所述存储器阵列执行写入操作。

本发明实施例涉及使用写入辅助列产生降低的输入电压以减低写入电压。

附图说明

在结合附图阅读时，从以下[具体实施方式]最佳理解本公开的方面。应注意，根据工业标准实践，各个装置不一定按比例绘制。事实上，为清楚论述，可任意地增大或减小各个装置的尺寸。

图1说明根据一些实施例的耦合到电压阵列的写入辅助单元的示意图。

图2说明根据一些实施例的耦合到图1的写入辅助单元的电压阵列的时序图。

图3说明根据一些实施例的包含多个写入辅助单元的存储器阵列的写入辅助列的示意图。

图4说明根据一些实施例的图1的写入辅助单元的下拉逻辑布置的示意图。

图5是说明根据一些实施例的操作图3的写入辅助存储器阵列的方法的流程图。

具体实施方式