[发明专利]半周期延时电路

说明书

本发明公开了一种半周期延时电路，对输入的数字信号进行N个半周期的延迟，其包括一反相器及N个移位单元，每个移位单元均具有两个差分信号输入端入与两个差分信号输出端，且每个移位单元还具有两个差分时钟输入端，外部一对差分信号输入第一个移位单元的差分输入端，第N个移位单元的差分输出端输出延迟后的差分信号，其余各个移位单元的差分输出端与差分输入端依次顺序连接；外部一时钟信号输入反相器的输入端，外部时钟信号与反相器输出的时钟信号形成一对差分时钟信号，差分时钟信号分别输入各个移位单元的差分时钟输入端；N为大于1的自然数。本发明的半周期延时电路减少了所需要使用的场效应管的数量，节省了功耗及芯片占用的面积；并增强了抗共模噪声干扰能力。

技术领域

本发明涉及集成电路领域，更具体地涉及一种对输入的差分数字信号进行N个半周期的延迟的半周期延时电路。

背景技术

在一些特定的集成电路应用中，如高速数据接口电路中，通常需要将数字信号延迟N/2个时钟周期，也即N个半周期的延迟，而实现N个半周期的延迟的模块即为半周期延时电路。

目前，现有技术的半周期延时电路是由N个D触发器级联而成的，如图1所示(以N＝4的情况来举例说明)，该半周期延时电路包括4个D触发器D1、D2、D3、D4。其中，第奇数级D触发器的时钟输入端接时钟信号CLKN,第偶数级D触发器的时钟输入端接时钟信号CLKP(如图1所示，CLKP、CLKN为互补的时钟信号)。除最后一级D触发器以外，其余每个D触发器的输出端Q均与下一个D触发器的输入端D相连。若当输入信号DIN在时钟信号CLKP上升沿来临时更新，第1级D触发器要在时钟信号CLKP的下降沿来临时对输入信号DIN采样，即在时钟信号CLKP上升沿来临后的半个时钟周期(时钟周期指的是CLKP,CLKN的振荡周期)对输入信号DIN采样，并输出信号O1。因此输出信号O1实际是对输入信号DIN延迟半个周期后进行输出，且信号O1在时钟信号CLKN的上升沿(等同于CLKP的下降沿)来临时更新。由于第2级D触发器在时钟信号CLKP的上升沿来临时对信号D1进行采样，因此输出信号D2是在信号O1更新后的半个时钟周期后进行更新，因此信号D2实际上是对信号O1的半个时钟周期的延迟。同理可得，信号O3是信号O2的半周期延迟，信号O4是信号O3的半周期延迟。因此，图1所示的电路结构中，信号O1是对输入信号DIN的1个半周期延迟，信号O2是对输入信号DIN的2个半周期延迟，信号O3是对输入信号DIN的3个半周期延迟，信号O4是对输入信号DIN的4个半周期延迟，从而该电路实现了对输入信号DIN进行延迟4个半时钟周期的功能；也即当电路中设置的D触发器为N个时，则可实现对输入信号DIN进行延迟N个半时钟周期的功能。

现有技术结构中的D触发器电路结构如图2所示。其由5个反相器(INV1、INV2、INV3、INV4、INV5)，4个传输门(T1、T2、T3、T4)所构成。由于每个反相器均是由1个P型MOS管、1个N型MOS管所构成，传输门同样是由1个P型MOS管，1个N型MOS管所构成；因此图2所示的D触发器由18个MOS管所构成(9个N型MOS管，9个P型MOS管)。当现有技术的半周期延时电路为N位的延迟电路时，其一共需要18N个MOS管(其中还忽略了图1中产生CLKP的反相时钟信号CLKN的反相器INV0所需要的MOS管)。当N取值较大时，整个电路就需要较多的MOS管，从而消耗了很大的面积和功耗成本。另外，图2所示的D触发器为单端信号输入输出，单端信号抵抗外界共模干扰(如电源上的不稳定纹波)能力较弱，容易造成信号传输的失真。

因此，有必要提供一种占用面积更小，功耗成本更低且抗干扰能力更强的改进的半周期延时电路克服上述缺陷。

发明内容

本发明的目的是提供一种半周期延时电路，本发明的半周期延时电路减少了所需要使用的场效应管的数量，节省了功耗及芯片占用的面积；同时，增强了抗共模噪声干扰能力。