[发明专利]半导体集成电路和包括该半导体集成电路的半导体器件

说明书

相关申请的交叉引用

这里通过参考并入2016年10月20日提交的日本专利申请No.2016-205890的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及半导体集成电路及包括该半导体集成电路的半导体器件，例如涉及适于防止由于静电放电的产生而造成的晶体管击穿的半导体集成电路及包含该半导体集成电路的半导体器件。

背景技术

在半导体器件中，提供了用于防止静电放电的ESD(静电放电)保护电路。ESD的放电模型包括HBM(人体模型)、MM(机器模型)和CDM(带电器件模型)。HBM是通过将充电到人体的电荷放电到半导体器件而产生的静电放电的模型。MM是通过对充电到具有比人体更大的容量和更低的电阻的金属制造单元的电荷放电而产生的静电放电的模型。CDM是通过经由外部端子对充电到半导体器件的封装的电荷进行放电而产生的静电放电的模型。

近年来，通过工艺的细分，MOS晶体管的栅极耐受电压被降低。因此，当产生CDM的静电放电时，高电压可能会被施加到MOS晶体管的栅极，该MOS晶体管接收在由不同电源驱动的电路之间传输的信号。在这种情况下，问题是该MOS晶体管的栅极被击穿。

日本未审查专利申请公开No.2006-100606公开了该问题的解决方案。日本未审查专利申请公开No.2006-100606中公开的半导体器件包括第一电路块、第二电路块、第一箝位电路、第二箝位电路和第三箝位电路。第一电路块由第一电源电压和第一参考电压操作。第二电路块由第二电源电压和第二参考电压操作。第一箝位电路箝位在第一电源电压和第二参考电压之间。第二箝位电路箝位在第二电源电压和第一参考电压之间。第三箝位电路箝位在第一参考电压和第二参考电压之间。利用这种配置，半导体器件可以防止由于在多个电源系统之间产生的静电放电、特别是CDM的静电放电所造成的击穿。

发明内容

在日本未审查专利申请公开No.2006-100606的配置中，当MOS晶体管的栅极耐受电压由于工艺的细分而被降低时，必须通过增加第一箝位电路至第三箝位电路的尺寸以提高性能，来降低MOS晶体管的栅极电压，该MOS晶体管接收在由不同电源驱动的电路块之间传输的信号。因此，日本未审查专利申请公开No.2006-100606的配置具有增加电路规模的问题。从本说明书和附图的描述中，其他目的和新颖特征将是显而易见的。

根据一个实施例，一种半导体器件，包括：第一电路块，设置在第一电源电压线和第一参考电压线之间；第二电路块，设置在第二电源电压线和第二参考电压线之间；箝位单元，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用第一时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时处于导通；触发电路，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用小于所述第一时间常数的第二时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时，使触发信号有效；以及开关，设置在所述第一电路块和所述第二电路块之间的信号线与所述第一电源电压线和所述第二参考电压线中的一个之间，并且当所述触发信号有效时为接通。

根据另一个实施例，一种半导体器件，包括：调节器，从提供给第一电源电压线的第一电源电压产生预定的内部电压；第一电路块，设置在内部电压线与第一参考电压线之间，所述内部电压被供给到所述内部电压线；第二电路块，设置在第二电源电压线和第二参考电压线之间；箝位单元，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用第一时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时处于导通；触发电路，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用小于所述第一时间常数的第二时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时，使触发信号有效；以及开关，设置在所述内部电压线和所述第二参考电压线之间，并且当所述触发信号有效时为接通。

根据实施例，可以在不增加电路规模的情况下，提供能够防止由于产生静电放电而造成的晶体管击穿的半导体集成电路以及包括该电路的半导体器件。

附图说明

图1是表示根据第一实施例的半导体集成电路的配置示例的框图。

图2是表示其上安装图1所示的半导体集成电路的半导体器件的布局配置的示例的图。

图3是表示图2所示的半导体器件的布局配置中的模拟IP区域的周边的放大视图的图。