[发明专利]一种双面显示面板及装置、显示信号处理方法在审

专利信息
申请号: 201710872520.5 申请日: 2017-09-22
公开(公告)号: CN107621708A 公开(公告)日: 2018-01-23
发明(设计)人: 张媛 申请(专利权)人: 京东方科技集团股份有限公司;北京京东方显示技术有限公司
主分类号: G02F1/133 分类号: G02F1/133;G02F1/1333;G09G3/3208;G09G3/36;H01L27/32
代理公司: 北京中博世达专利商标代理有限公司11274 代理人: 申健
地址: 100015 *** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 双面 显示 面板 装置 信号 处理 方法
【说明书】:

技术领域

发明涉及显示技术领域,尤其涉及一种双面显示面板及装置、显示信号处理方法。

背景技术

双面显示装置作为一种新型的显示设备,越来越多的被应用于商场、各种服务柜台和窗口等。

现有的双面显示装置在进行双面显示时,如果通过一套驱动电路架构进行双面显示,只能显示相同的两幅画面;如果需要显示不同的显示画面时,该显示装置必须设置两套驱动电路架构以及两套显示架构,从而使得显示装置的结构较为复杂;也即现有技术的双面显示装置无法通过一套驱动电路架构实现两个不同画面的显示。

发明内容

本发明的实施例提供一种双面显示面板及装置、显示信号处理方法,用于解决现有的双面显示装置无法通过一套驱动电路架构实现显示两个不同画面的问题。

为达到上述目的,本发明的实施例采用如下技术方案:

本发明实施例一方面提供一种双面显示面板,包括呈矩阵排列的多个显示单元;所述多个显示单元包括出光方向相反的多个第一显示单元和多个第二显示单元,其中,所述第一显示单元与所述第二显示单元在沿行方向一一间隔排列,和/或,沿列方向一一间隔排列;所述显示单元包括至少一个亚像素,位于同行的亚像素与同一栅线连接,位于同列的亚像素与同一数据线连接。

进一步优选的,所述显示单元为像素单元。

进一步优选的,所述双面显示面板为OLED显示面板或反射型液晶显示面板。

本发明实施例另一方面还提供一种双面显示装置,包括:驱动电路以及前述的双面显示面板;所述驱动电路包括:与所述双面显示面板中的栅线连接的扫描驱动电路、与所述双面显示面板中的数据线连接的数据驱动电路、时序控制电路以及数据整合电路;所述数据整合电路用于分别缓存第一显示数据和第二显示数据,并按照所述双面显示面板中第一显示单元和第二显示单元的分布情况,将所述第一显示数据和所述第二显示数据整合输出至所述时序控制电路,其中,所述第一显示数据由所述第一显示单元显示,所述第二显示数据由所述第二显示单元显示。

进一步优选的,所述数据整合电路包括缓存器和整合电路;所述缓存器包括:用于对所述第一显示数据进行缓存的第一缓存单元,以及用于对所述第二显示数据进行缓存的第二缓存单元;所述整合电路用于将缓存至所述缓存器中的所述第一显示数据和所述第二显示数据按照所述双面显示面板中第一显示单元和第二显示单元的分布情况进行整合,并输出至所述时序控制电路。

进一步优选的,所述数据整合电路还包括:连接在所述缓存器与所述整合电路之间的倍频电路;所述倍频电路用于将所述第一显示数据和所述第二显示数据的输出频率增加至输入频率的N倍,2≤N,N为正整数。

进一步优选的,所述整合电路包括第一晶体管、第二晶体管以及反相器;所述第一晶体管的栅极与信号端连接,第一极与所述第一缓存单元连接,第二极与输出端连接;所述第二晶体管的栅极通过所述反相器与所述信号端连接,第一极与所述第二缓存单元连接,第二极与所述输出端连接;所述输出端与所述时序控制电路连接;其中,所述信号端输入的信号用于根据所述双面显示面板中第一显示单元和第二显示单元的分布情况,控制所述第一晶体管和所述第二晶体管的开启和关闭。

进一步优选的,所述信号端为时钟信号端。

本发明实施例再一方面还提供一种显示信号处理方法,包括:缓存第一显示数据和第二显示数据;按照双面显示面板中第一显示单元和第二显示单元的分布情况将所述第一显示数据和所述第二显示数据整合,其中,所述双面显示面板为前述的双面显示面板,所述第一显示数据由所述第一显示单元显示,所述第二显示数据由所述第二显示单元显示。

进一步优选的,所述信号处理方法还包括:在将所述第一显示数据和所述第二显示数据整合之前,将缓存的第一显示数据和第二显示数据的输出频率增加至输入频率的N倍,2≤N,N为正整数。

本发明实施例提供一种双面显示面板及装置、显示信号处理方法,该双面显示面板包括呈矩阵排列的多个显示单元;多个显示单元包括出光方向相反的多个第一显示单元和多个第二显示单元,其中,第一显示单元与第二显示单元在沿行方向一一间隔排列,和/或,沿列方向一一间隔排列;显示单元包括至少一个亚像素,位于同行的亚像素与同一栅线连接,位于同列的亚像素与同一数据线连接。

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