[发明专利]能够消除来自Σ-Δ调制器的量化噪声的分数N数字PLL

说明书

本文中公开的锁相环路(PLL)电路包括相位检测器，该相位检测器接收参考频率信号和反馈频率信号并且被配置为输出指示参考频率信号与反馈频率信号之间的相位差的数字信号。数字环路滤波器对数字信号进行滤波。数模转换器将经滤波的数字信号转换成控制信号。振荡器基于控制信号来生成PLL时钟信号。Σ‑Δ调制器根据频率控制字来调制分频器信号。分频器根据分频器信号来对PLL时钟信号进行分频，并且经分频的PLL时钟信号来生成噪声反馈频率信号。噪声滤波块从噪声反馈频率信号中移除量化噪声，从而生成反馈频率信号。

技术领域

本公开涉及锁定环路电路，诸如例如分数N/整数N锁相环路(PLL)或锁频环路(FLL)电路，并且特别涉及用于消除由分频器的Σ-Δ调制在锁定环路中产生的量化噪声的技术。

背景技术

诸如锁相环路电路等的锁定环路电路是无线电、无线和电信技术的基本组成部分。锁相环路或相位锁定环路(PLL)是一种控制系统，该控制系统生成具有与输入信号的相位有关的相位的输出信号。简单的PLL包括可变频率振荡器和相位检测器。该振荡器生成周期信号，并且该相位检测器将该信号的相位与参考周期信号的相位相比较，调整该振荡器以保持相位匹配。保持输入和输出相位锁定步骤也意味着保持输入和输出频率相同。因此，除了同步信号之外，PLL可以追踪输入频率，或者可以生成作为输入频率的倍数(或分数)的频率。

PLL电路可以仅以模拟技术或利用数字部件来实现。通过使用数字部件，可以减少PLL消耗的面积，可以降低锁定时间，并且可以容易地实现在不同频率下使用的PLL的可编程性。

参考图1，现在描述典型的PLL 20。PLL 20接收被馈送到相位差检测器22的第一输入的参考频率信号Fref，相位差检测器22示意性地是时间到数字转换器(TDC)相位检测器。TDC 22的第二输入接收反馈频率信号Fdiv。TDC 22确定参考频率信号Fref与反馈频率信号Fdiv之间的相位差，并且输出指示该测量的差异的数字信号Ddif。减法器24接收数字信号Ddif并且从其中减去量化噪声Qnoise。来自减法器24的输出通过数字滤波器26被滤波，该数字滤波器26生成控制信号Dcont。

数模转换器(DAC)电路28将数字控制信号Dcont转换为模拟控制信号Acont。示意性为电流控制振荡器(CCO)的振荡器电路18的控制输入接收模拟控制信号Acont并且生成输出时钟信号Fcco，该输出时钟信号Fcco具有取决于模拟控制信号Acont的幅度的频率。分频器电路(/N)32将输出时钟信号Fcco除以N，以生成反馈频率信号Fdiv，该反馈频率信号Fdiv与参考频率信号Fref相比较以控制环路操作。当Fref匹配Fdiv时，PLL 20被称为“锁定”。

Σ-Δ调制器(SDM)34量化频率控制字FCW，以生成用于分频器电路32的控制信号S。控制信号S在操作期间对分频器电路32进行调制，从而使输出时钟信号的频率为参考频率信号Fref的分数倍。

由减法器36从SDM 34的输出S中减去频率控制字FCW，以产生原始误差信号E，该原始误差信号E表示由频率控制字FCW的量化引入的量化噪声。原始误差信号E通过累加器38被积累以产生量化噪声信号Qnoise，如上所述，该量化噪声信号Qnoise从指示参考信号Fref与反馈信号Fdiv之间的所测量的相位差的数字信号Ddif中被减去。

虽然该实现提供了数字实现的分数N PLL，但是由于TDC 22，该设计的功耗可能不期望地高，并且可能生成分数杂散，导致在生成某些频率的信号时不期望的性能。

因此，需要进一步开发数字PLL电路。

发明内容

本发明内容被提供以介绍下面在详细描述中进一步描述的概念的选择。本发明内容无意标识所要求保护的主题的关键或基本特征，也无意用于帮助限制所要求保护的主题的范围。