[发明专利]一种字线译码电路

说明书

本发明公开了一种字线译码电路，包括：字线译码偏置电压模块，用于在擦除时将检测到的擦除高压Vep转换为值为电源电压的字线译码偏置电压XDBIAS；偏置电压传输模块，用于将字线译码偏置电压XDBIAS传输至字线电压选择电路的译码电平位移器和字线电压选择器的VSS端；字线电压选择电路，用于将低电压的选择信号a/b转换为Vep逻辑的高压电平选择信号SEL/SELb并在该高压电平选择信号SEL/SELb的控制下将选中存储单元的字线WL置为高压Vep而将位选中存储单元的字线WL置为电源电压；下拉电路，用于在擦除结束时依次将各节点拉低至地，通过本发明，实现了一种低功耗的字线译码电路。

技术领域

本发明涉及一种电路，特别是涉及一种字线译码电路。

背景技术

图1为现有技术之字线译码电路的电路示意图。如图1所示，该字线译码电路包括字线译码偏置电压模块10、偏置电压传输模块20、字线电压选择电路30、下拉电路40。其中，字线译码偏置电压模块10由高压侦测电路HD1(HV detect circuit)、电平位移器LS1(Level shift)以及PMOS管MP1/NMOS管MN1组成；偏置电压传输模块20由译码电平位移器301的VSS电压即XDBIAS_dec传输电路201和字线电压选择器302的VSS电压即XDBIAS_WL传输电路202组成；字线电压选择电路30由NMOS管MN2、MN3、译码电平位移器301(latch)和字线电压选择器302(Control circuit)组成；下拉电路40由译码电平位移器301的VSS下拉电路即XDBIAS_dec下拉电路401、字线电压选择器302的VSS下拉电路即XDBIAS_WL下拉电路402、字线WL下拉电路403组成。

对于超快闪(superflash)，为了减掉NLDD2PLDD2(N型漏极低掺杂/P型漏极低掺杂)掩膜(mask)，在进行擦除操作时选中的WL为12v，不选中的WL位2.5V，当擦除电压Vee超过一定电压(比如5v)时，不选中的WL就会被充到2.5V。

对于不选中存储单元的字线WL施加VD25(2.5V)的电压，所以字线译码电路(XDEC)的Vss端也是偏置到VD25(2.5V)。

擦除(Erase)操作完成之后，所有偏置成VD25(2.5V)的字线WL和字线译码电路(XDEC)的Vss如XDBIAS_dec、XDBIAS_WL都会下拉到零。

如果下拉太强，地端GND的峰值电流(peak current)就不能满足低功耗的要求；如果下拉太弱，字线译码电路(XDEC)的译码电平位移器301(latch结构的电平转换电路)会翻错，因为擦除(erase)操作完成之后VEP会快速下降(ramp down)到VD25(2.5V)左右，这样字线WL电压就不会下降(ramp down)到地GND。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种字线译码电路，以提供一种低功耗的字线译码电路。

为达上述及其它目的，本发明提出一种字线译码电路，包括：

字线译码偏置电压模块，用于在擦除时将检测到的擦除高压Vep转换为值为电源电压的字线译码偏置电压XDBIAS；

偏置电压传输模块，用于将字线译码偏置电压XDBIAS传输至字线电压选择电路的译码电平位移器和字线电压选择器的VSS端；

字线电压选择电路，用于将低电压的选择信号a/b转换为Vep逻辑的高压电平选择信号SEL/SELb并在该高压电平选择信号SEL/SELb的控制下将选中存储单元的字线WL置为高压Vep而将位选中存储单元的字线WL置为电源电压；

下拉电路，用于在擦除结束时依次将各节点拉低至地。