[发明专利]一种高速大动态稳幅电路

权利要求书

1.一种高速大动态稳幅电路，其特征在于，包括：FPGA模块、若干30分贝稳幅单元；所述30分贝稳幅单元包括通讯接口模块、放大器、数控衰减器、功率分配模块、高动态检波器、A/D调理电路、A/D采样电路；

实时检波信号经过所述放大器输入至所述数控衰减器，由所述数控衰减器进行衰减后输入至所述功率分配模块，一部分检波信号经所述功率分配模块输出；一部分检波信号由所述功率分配模块输出至所述高动态检波器，所述高动态检波器对输入的检波信号进行检波后输出至所述A/D调理器，所述A/D调理器将输入的检波信号换成计算机能接受的数字信号后输入至所述A/D采样器，所述A/D采样器采样后将检波信号输入至FPGA模块进行分析和处理，输出最佳并行控制信号经过所述通信接口模块至所述数控衰减器，实时控制所述数控衰减器的衰减量。

2.根据权利要求1所述一种高速大动态稳幅电路，其特征在于，采用3个30分贝稳幅单元对所述检波信号进行分析和处理，利用三路A/D采样电路实现稳幅模块的控制，其中所述A/D采样电路分别设置不同的阈值，通过设定的判断逻辑实现分级稳幅控制。

3.根据权利要求1所述一种高速大动态稳幅电路，其特征在于，所述的FPGA的工作流程为：

1)检测A/D1采样值，当A/D1采样值小于下阈值，则A/D1所对应的衰减器1不衰减，直接跳至A/D2；当A/D1采样值大于下阈值时，通过比对A/D校准数据库，控制衰减器1衰减，等衰减器完成后，跳至A/D2；

2)检测A/D2采样值，当A/D2采样值小于下阈值，则A/D2所对应的衰减器2不衰减，直接跳至A/D3；当A/D2采样值大于下阈值时，通过比对A/D校准数据库，控制衰减器2衰减，等衰减器完成后，跳至A/D3；

3)检测A/D3采样值，当A/D3采样值小于下阈值，则A/D3所对应的衰减器3不衰减，直接跳至A/D1；当A/D3采样值大于下阈值时，通过比对A/D校准数据库，控制衰减器3衰减，等衰减器完成后，跳至A/D1；

4)以此重复上述三个步骤，实时完成稳幅全过程。

4.根据权利要求3所述一种高速大动态稳幅电路，其特征在于，所述A/D校准数据库包括三个所述A/D采样电路的上阈值、下阈值以及A/D检测数据对应衰减器的衰减值。

5.根据权利要求1所述一种高速大动态稳幅电路，其特征在于，所述的三路A/D判断逻辑为：

1)当A/D1采样值检测超过下阈值后，若不超过下阈值则跳过，表示A/D1中有信号输入，立即延2us，去除检波器上升沿的振铃信号；

2)A/D1多次采集数据并取平均值，同时与A/D1的A/D校准数据库比较，控制对应的衰减器1衰减，并记录此时的平均值；

3)重复上述两个步骤分别完成A/D2、A/D3对应衰减器2和衰减器3的衰减，当完成后，跳转至A/D1；

4)当检测此时A/D1的输入信号平均值与前一个周期记录的平均值变化小于1dB时，保持三路衰减器衰减值不变化；

5)当A/D1的输入信号变化超过1dB时，清除衰减器1、衰减器2以及衰减器3的衰减值，并重复步骤1至3过程；

6)重复完成上述步骤。

6.根据权利要求3或者5所述一种高速大动态稳幅电路，其特征在于，所述下阈值为所述衰减器经过校准过的最低衰减门限，当输入信号值小于等于下阈值时衰减器不衰减；

所述上阈值为所述衰减器经过校准过的最高衰减门限，当输入信号值大于等于下阈值时衰减器衰减最大；

A/D校准数据库为当A/D值介于上阈值和下阈值之间，经过校准形成的A/D值于衰减器衰减值对应关系的A/D校准数据库。