[发明专利]一种基于FPGA的处理器模拟方法

说明书

本发明公开了一种基于FPGA的处理器模拟方法，包括如下步骤：第一步，将处理器分解为处理器模块；第二步，设置处理器配置文件；第三步，处理器模块综合校验并建立可运行于FPGA上的加载文件；第四步，烧写加载文件到FPGA上。本发明的方法是以FPGA为基本的硬件平台，将处理器分解为不同的模块，通过配置文件将处理器的各个模块联系在一起，并烧写到FPGA上。本方法实现了基于FPGA的处理器模拟，充分利用了FPGA可重配置的特点，提高了处理器模拟的效率和处理器模拟的性能，并提供了更大的灵活性。

技术领域

本发明涉及处理器技术领域，特别是涉及一种基于FPGA的处理器模拟方法。

背景技术

进入二十一世纪以来，半导体工艺的进步和高性能计算的需求推动了计算机系统的迅猛发展，处理器的体系结构发生了巨大变化。作为计算机核心部件的处理器，其性能的提升在很大程度上归功于半导体工艺的进步和体系结构的发展。半导体工艺的进步和体系结构的发展一直是相互促进的关系，前者是后者的基础，后者又推动着前者。体系结构发展上的每一次变化都伴随着芯片上集成晶体管数目的突破，可以说是晶体管数目的“量变”所导致的“质变”。但是由于处理器的制造成本高，在实际的软硬件开发又需要大量的处理器及其运行时的信息，就需要处理器模拟从而能够更好的完成此类的工作。在传统的处理器模拟中，经常是用软件来进行处理器的模拟，由于单纯的软件模拟速度慢，难以满足性能方面的要求。

在处理器技术的发展过程中，可重构计算是一个重要的方向。可重构计算(Reconfigurable Computing)的概念最早由Estrin等在1963提出，但是现在的概念与当时已有较大不同，目前所常用的可重构计算是指：系统具有某种形式可编程性的硬件，可通过一系列物理控制点定期的定制硬件的功能，从而可以使用相同的硬件执行不同的应用。可重构计算有望填补硬件计算(基于ASIC的计算)和软件计算(基于通用处理器的计算)之间在性能与灵活性上的鸿沟，从而在获得高于软件计算的性能同时保持高于硬件计算的灵活性。

可重构计算的器件通常由计算单元(Computational elements)阵列和连线资源(Routing resources)构成，两者都是可编程的。计算单元又被称作逻辑块(Logic block)，它的功能由一定数量的配置位所决定，逻辑块之间的互连由连线资源所决定。逻辑块实现简单的逻辑功能，经过可配置连线的连接从而实现复杂的定制功能。根据逻辑块粒度的大小，可重构器件可以分为细粒度结构和粗粒度结构，一些更细化的分类也将粒度大小分为细粒度、中等粒度、粗粒度和超粗粒度。最常见的可重构硬件当属FPGA(FieldProgrammable Gate Arrays)，有些文献直接将基于FPGA的计算等同于可重构计算，FPGA就是一种细粒度可重构器件。

一般可重构计算系统都采用可重构硬件和通用微处理器结合的形式，通用处理器执行可重构硬件无法高效完成的操作，例如数据依赖的控制、存储访问等，而计算密集的程序热点则被映射到可重构硬件上完成。根据通用微处理器和可重构硬件的耦合方式，可重构硬件在计算系统中大致可以分为四类：可重构功能单元、可重构协处理器、可重构附属处理单元和可重构的独立处理单元。

在商用可重构硬件中，FPGA最为成熟普遍，而它通常作为独立的芯片甚至板卡的形式存在，所以在现有商用可重构计算系统中，FPGA的使用最多，且多数是以上述后两种耦合结构存在的，如作为附属处理单元的有Intel QuickAssist的FSB-FPGA加速系统以及XtremeData的FPGA加速平台等，作为独立处理单元的有SRC-7可重构超级计算机等。

对于上述前两种耦合结构，基于单核处理器的结构的研究很多，但是由于过去半导体工艺的限制，通用处理器性能有持续提升的空间以及可重构计算应用开发的不便等原因导致可重构处理器一直未能广泛实用。