[发明专利]同步半导体集成电路中的时控式命令时序调整

权利要求书

1.一种时控式集成电路，其接收具有时钟频率的输入时钟信号及用于存取所述时控式集成电路中的存储器阵列的命令信号，所述时控式集成电路包括：

时钟频率检测电路，其接收所述输入时钟信号且产生时钟检测输出信号，所述时钟检测输出信号响应于所述时钟频率低于频率阈值而具有第一逻辑状态，且响应于所述时钟频率处于或高于频率阈值而具有第二逻辑状态；及

等待时间调整电路，其接收所述输入时钟信号、所述命令信号及所述时钟检测输出信号，所述命令信号包括用于从所述存储器阵列读取数据的读取命令信号或用于将数据写入到所述存储器阵列的写入命令信号，所述等待时间调整电路产生经时序调整控制信号，所述经时序调整控制信号是被延迟达第一时序等待时间的所述命令信号，所述第一时序等待时间包括所述输入时钟信号的一或多个时钟周期，其中所述等待时间调整电路响应于所述时钟检测输出信号而调整所述第一时序等待时间，

其中响应于所述命令信号是所述读取命令信号而将所述经时序调整控制信号应用于所述存储器阵列以存取所述存储器阵列以从所述存储器阵列获得读取数据，所述存储器阵列在所述经时序调整控制信号的控制下提供所述读取数据，以及

其中响应于所述命令信号是所述写入命令信号而将所述经时序调整控制信号应用于所述存储器阵列以存取所述存储器阵列以将写入数据提供到所述存储器阵列，所述存储器阵列在所述经时序调整控制信号的控制下捕获所述写入数据。

2.根据权利要求1所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第一逻辑状态，所述等待时间调整电路产生是被延迟达所述第一时序等待时间的所述命令信号的所述经时序调整控制信号；且响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路产生是被延迟达第二时序等待时间的所述命令信号的所述经时序调整控制信号，所述第二时序等待时间是从所述第一时序等待时间调整得出。

3.根据权利要求2所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路将一或多个时钟周期添加到所述第一时序等待时间。

4.根据权利要求2所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路从所述第一时序等待时间移除一或多个时钟周期。

5.根据权利要求1所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路产生是被延迟达所述第一时序等待时间的所述命令信号的所述经时序调整控制信号；且响应于所述时钟检测输出信号具有所述第一逻辑状态，所述等待时间调整电路产生是被延迟达第二时序等待时间的所述命令信号的所述经时序调整控制信号，所述第二时序等待时间是从所述第一时序等待时间调整得出。

6.根据权利要求5所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第一逻辑状态，所述等待时间调整电路将一或多个时钟周期添加到所述第一时序等待时间。

7.根据权利要求5所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第一逻辑状态，所述等待时间调整电路从所述第一时序等待时间移除一或多个时钟周期。

8.根据权利要求1所述的时控式集成电路，其中所述等待时间调整电路包括串联连接且由所述输入时钟信号进行时控的多个时钟级，所述多个时钟级确定所述第一时序等待时间，所述命令信号通过所述多个时钟级被移位以产生具有所述第一时序等待时间的所述经时序调整控制信号。

9.根据权利要求8所述的时控式集成电路，其中所述等待时间调整电路进一步包括级跳过电路，所述级跳过电路经配置以响应于所述时钟检测输出信号而调整所述多个时钟级中的时钟级的数目，所述级跳过电路从所述多个时钟级移除一或多个时钟级。