[发明专利]一种NANDFlash到FPGA内部块RAM的缓存方法

权利要求书

1.一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于：

1)硬件设计上采用FPGA作中间桥梁，结合FPGA具有上百个I/O引脚的特点，将MCU分布于FPGA周围，以总线方式与FPGA进行数据交换；

2)软件上实现MCU读写NANDFlash的控制，主要是针对FPGA进行时序电路的设计。通过MCU与FPGA通讯地址总线的高四位地址和地址锁存信号，通过组合选通需要的读写控制器；

3)为实现NANDFlash到多个块RAM的DMA数据缓存，主要包括以下几个部分。写入BRAM控制器：读NANDflash数据、锁存数据、写入数据，地址累加。读BRAM控制器：读数据、锁存数据、地址累加。

2.根据权利要求1所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，读、写BRAM控制器在FPGA内部建立分频时钟，在不同的时钟沿下，对读、写BRAM控制器进行操作。

3.根据权利要求2所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，所述的分频时钟，将系统时钟四分频并进行调相，得到四个分别处在不同相位上的分频时钟Clk_4S[0]、Clk_4S[1]、Clk_4S[2]和Clk_4S[3]。

4.根据权利要求2所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，读BRAM控制器，通过MCU与FPGA地址总线和数据总线，将目标的NANDFlash地址写入到地址锁存器中，在MCU的指令下触发控制器，DMA连续读指令置位，启动四分频时钟，开始连续将NANDflash数据高速缓存到BRAM中。

5.根据权利要求3所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，所述的将NANDflash数据连续缓存到BRAM中，在分频时钟Clk_4S[0]的驱动下，读取NANDflash的数据，在Clk_4S[1]时钟下，将数据保存在数据缓存器中，在分频时钟Clk_4S[2]下，将锁存器中的数据写入到BRAM中，然后在分频时钟Clk_4S[3]沿下计数器自动加1，地址累加器自动加1，然后时钟循环，实现连续时钟缓存，当数据计数器到达目标数时，数据缓存停止。

6.根据权利要求1所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，读取BRAM控制器，通过MCU与FPGA地址总线和数据总线，将目标的BRAM地址写入到地址锁存器中，在MCU的指令下触发控制器，DMA连续读指令置位，启动四分频时钟，开始连续高速读取BRAM数据。

7.根据权利要求6所述的一种NANDFlash到FPGA内部块RAM的缓存方法，其特征在于，所述的连续高速读取BRAM数据，在分频时钟Clk_4S[0]的驱动下，读取BRAM的数据，在Clk_4S[1]的驱动下缓存到数据锁存器中，在Clk_4S[3]时钟下，BRAM地址累加。