[发明专利]基于深度学习的运算实现方法、装置和电子设备

说明书

本申请实施方式公开了一种基于深度学习的运算实现方法、装置、电子设备以及计算机可读介质，其中的方法主要包括：将A个N1比特的第一运算数输入至数据处理器的M比特的第一运算模块中，其中，所述第一运算模块包括A个N2比特的第一运算单元，一个第一运算单元被输入一第一运算数，M不小于A与N2的乘积；将所述第一运算模块与N3比特的第二运算数进行相乘运算，使所述第一运算模块中的一个第一运算单元获得一个相乘运算结果；其中，所述N2不小于N1与N3之和。

技术领域

本申请涉及计算机技术，尤其是一种基于深度学习的运算实现方法、装置、电子设备以及计算机可读存储介质。

背景技术

在图像处理以及语音识别等需要进行大量数据分析的应用场景中，深度学习算法正在被越来越广泛地使用。很多深度学习算法是利用卷积神经网络来实现的，而卷积神经网络中的卷积层往往需要进行大量的乘加运算。

目前，FPGA(Field-Programmable Gate Array，现场可编程门阵列)等数据处理器中往往会针对定点乘加运算设置大量的专用模块，从而使数据处理器可以同时执行大量的乘加运算；例如，在型号为XC7Z045FFG900的异构FPGA中，通常设置有900个DSP48E(DigitalSignal Processing，数字信号处理)模块，由于每一个DSP48E模块可以在一个时钟周期内实现一次基于25位定点数和18位定点数相乘的乘加运算，因此，型号为XC7Z045FFG900的异构FPGA可以在一个时钟周期内完成900次基于25位定点数和18位定点数相乘的乘加运算。

在卷积神经网络的输入和输出过程中，卷积神经网络中的卷积层的运算量占整个卷积神经网络的运算量的比例通常较高，如有时会达到百分之七十甚至更高，由此通常会导致卷积层所消耗的时间占整个卷积神经网络的in-out(入-出)时间的比例较高。

由上述描述可知，提高卷积层的乘加运算效率，对于降低卷积层所消耗的时间是非常有利的，从而有利于降低整个卷积神经网络的in-out时间。

发明内容

本申请实施方式提供一种基于深度学习的运算实现技术方案。

根据本申请实施方式的其中一个方面，提供了一种用基于深度学习的运算实现方法，该方法包括：将A个N1比特的第一运算数输入至数据处理器的M比特的第一运算模块中，其中，所述第一运算模块包括A个N2比特的第一运算单元，一个第一运算单元被输入一第一运算数，M不小于A与N2的乘积；将所述第一运算模块与N3比特的第二运算数进行相乘运算，使所述第一运算模块中的一个第一运算单元获得一个相乘运算结果；其中，所述N2不小于N1与N3之和。

在本申请一实施方式中，所述第一运算数和第二运算数分别为：带符号位的定点数。

在本申请又一实施方式中，所述N1与N3相等，所述N2等于N1与N3之和。

在本申请再一实施方式中，所述A个N1比特的第一运算数包括：两个8比特的第一运算数；所述N2比特的第一运算单元包括：16比特的第一运算单元；所述N3比特的第二运算数包括：8比特的第二运算数；所述M比特的第一运算模块包括：32比特的第一运算模块。

在本申请再一实施方式中，所述将A个N1比特的第一运算数输入至数据处理器的M比特的第一运算模块中的步骤包括：将两个8比特的第一运算数分别扩展为16比特的第一运算数，将其中一个16比特的第一运算数输入第一运算模块中，并左移16比特，使其位于第一运算模块中的高16比特的第一运算单元中；在判断出另一个16比特的第一运算数与第二运算数同号的情况下，计算第一运算模块与另一个16比特的第一运算数之和，使另一个16比特的第一运算数位于第一运算模块中的低16比特的第一运算单元中；在判断出另一个16比特的第一运算数与第二运算数异号的情况下，计算第一运算模块与另一个16比特的第一运算数之差，使另一个16比特的第一运算数在取负后位于第一运算模块中的低16比特的第一运算单元中。