[发明专利]阵列基板在审
申请号: | 201710948850.8 | 申请日: | 2017-10-12 |
公开(公告)号: | CN107703691A | 公开(公告)日: | 2018-02-16 |
发明(设计)人: | 黄北洲 | 申请(专利权)人: | 惠科股份有限公司 |
主分类号: | G02F1/1362 | 分类号: | G02F1/1362;H01L27/32 |
代理公司: | 北京汇泽知识产权代理有限公司11228 | 代理人: | 亓赢 |
地址: | 518000 广东省深圳市宝安区石岩街道水田村民*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 阵列 | ||
技术领域
本发明是有关于一种阵列基板,特别是有关于一种静电放电防护电路连接扫描线的阵列基板。
背景技术
静电(电荷)是物体的表面由于某种原因造成电荷不平衡而形成的正电荷或负电荷。当电荷发生转移,不同电位互相放电时,就会发生静电放电(Electrostatic Discharge,ESD)。在TFT-LCD(主动开关-液晶显示器)生产和制造过程中,会在玻璃基板镀上不同的膜层,这些不同的膜层会在不同的设备和不同的腔室(chamber)之间完成。
一般而言,会将扫描线的末端形成浮接(floating),即指不连接任何电路、部件,以避免静电电荷的产生。但是,玻璃基板在镀膜及传送的过程中,将不可避免的会产生大量的静电荷。当玻璃基板在与传送设备的探针或接脚(Pin)接触过程中,接触点会因静电电荷而形成较大的电势差,此电势差较易将接触点附近的膜层击穿,从而形成基板或膜层不可修复的不良问题。
发明内容
为了解决上述技术问题,本申请的目的在于,提供一种具备静电放电防护电路的阵列基板,使得阵列基板制备成盒前,通过防护电路宣泄静电电荷。
本申请的目的及解决其技术问题是采用以下技术方案来实现的。依据本申请提出的一种阵列基板,包括:基底,包括显示区与布线区,显示区设置有多条扫描线与多条数据线,多个像素单元设置于所述多条扫描线与所述多条数据线的交集处;静电放电防护电路,与所述多条扫描线电性连接。
本申请解决其技术问题还可采用以下技术措施进一步实现。
在本申请的一实施例中,所述静电放电防护电路为静电环电路。
在本申请的一实施例中,所述静电放电防护电路为尖端放电电路。
在本申请的一实施例中,所述静电放电防护电路包括多组沿第一方向相互间隔且平行设置的放电组件,每组放电组件包括两个沿第二方向间隔相对设置的导电片,其中,所述第二方向垂直于所述第一方向,所述两个导电片的相对端为尖端。
在本申请的一实施例中,所述两个导电片的尖端之间沿所述第二方向的间隔距离为相同、相异或局部相同。
在本申请的一实施例中,所述静电放电防护电路的材质等同导线材质。
在本申请的一实施例中,所述导电片的材质为钼、钛、铝、铜中的一种或多种的堆栈组合。
在本申请的一实施例中,所述尖端的形状为三角形。
在本申请的一实施例中,所述静电放电防护电路设置于所述布线区。
本申请的次一目的为一种阵列基板,其包括:基底,包括显示区与布线区,显示区设置有多条扫描线与多条数据线,多个像素单元设置于所述多条扫描线与所述多条数据线的交集处;静电放电防护电路,设置于所述布线区,与所述多条扫描线电性连接;其中,所述静电放电防护电路包括一个静电放电电路以同时连接所述多条扫描线,或所述静电放电防护电路包括多个静电放电电路,所述多条扫描线相对连接所述多个静电放电电路;所述静电放电防护电路包括尖端放电电路或静电环电路;所述尖端放电电路包括多组沿第一方向相互间隔且平行设置的放电组件,每组放电组件包括两个沿第二方向间隔相对设置的导电片,所述第二方向垂直于所述第一方向,所述两个导电片的相对端为尖端,所述多组放电组件之间,沿第一方向的间隔距离为相同、相异或局部相同,所述两个导电片的尖端之间沿所述第二方向的间隔距离为相同、相异或局部相同。
本申请可在基板制作及传输过程中将静电泄流,较能避免基板与传输设备的金属接点接触时,因静电造成的大电势差,而把接触点附近的膜层击穿的情形。再者,显示面板制作成盒后,可通过激光切割的方式将扫描线末端连接静电放电防护电路之处切断,即可令扫描线被正常使用,同时不会影响显示面板的开口区和边框(border)宽度,对产线的产能影响较小。电路改进简便易行,有助提升电路可靠性,而且能使用于各种尺寸面板的制作,适用性相对较高。
附图说明
图1a为范例性的阵列基板的架构示意图。
图1b为范例性的阵列基板的扫描线浮接示意图。
图2a为显示依据本申请的方法,一实施例应用于阵列基板的静电放电防护电路示意图。
图2b为显示依据本申请的方法,一实施例应用于阵列基板的静电放电防护电路示意图。
图2c为显示依据本申请的方法,一实施例应用于阵列基板的静电放电防护电路示意图。
图2d为显示依据本申请的方法,一实施例应用于阵列基板的线路切断示意图。
图2e为显示依据本申请的方法,一实施例应用于阵列基板的静电放电防护电路示意图。
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