[发明专利]一种鉴频器以及一种同时锁定频率和相位的环路系统

说明书

技术领域

本发明主要涉及到时钟频率锁定和相位锁定相关的数字集成电路设计领域，是涉及一种可用于电机转速控制器，驱动LED的PWM控制器、渡越时间(TOF)测量、距离测量、时间测量、电网控制、网络时间同步等工业应用领域的全数字锁频锁相方法。

背景技术

锁频环(FLL)和锁相环(PLL)是现代电子系统中经常使用的电路结构。高端锁相环通常用于生成载波的无线通信频率。在这种情况下，高频率和相位噪声是主要的设计问题。锁相环和锁频环也被用于控制电动机速度的应用程序中。要说最广泛使用的地方还是芯片上的用于控制数据流的时钟震荡器，这里面最关键的部分就是振荡器，也就是我们传统意义上所说的电压控制振荡器(VCO)。RC振荡器和LC振荡器是比较常见的两种电压控制振荡器结构。它们都是通过改变作用在控制端口的电压/电流来控制振荡频率。这种锁频环和锁相环一般都使用模拟电路方法设计，因为它们的很多内部结构都是模拟电路。

近年来，数字锁相环路(ADPLL)在锁相环家庭成员成为新的主角。它最显著的特点就是它的振荡器。因为它的频率是被一个数字变量所控制，所以又被称为数字控制振荡器。ADPLL一定程度上避免了模拟电路设计的复杂性,这使得它被应用在一些高端数字电路中。然而，这里所说的数字控制振荡器，其内部结构并非全数字电路。它里面包含很多模拟电路。之所以被称为数字振荡器，仅仅只是因为它通过数字变量控制频率而已。

因此，在一定频率范围内，如何实现在对任意频率粒度的时钟信号快速完成频率和相位锁定是现阶段所有锁频锁相环路都要面临的技术瓶颈。

发明内容

本发明的目的是针对现有技术的不足，提供一种鉴频器以及一种同时锁定频率和相位的全数字环路系统。

本发明的目的是通过以下技术方案实现的：一种鉴频器，该鉴频器对两种时钟信号进行频率大小鉴定，包括以下步骤：

(1)对待鉴频的两个信号F1和F2进行二分频处理，使其占空比为50％，分别输出信号Fa和Fb；

(2)在Fa的时钟上升沿t_n对Fb进行采样，得到电平值(电位高度)S1，随后在Fa的时钟下降沿(t_n+t_n+1)/2再次对Fb进行，采样得到电平值S2，在Fa的下一个周期的上升沿t_n+1对Fb进行采样，得到电平值S3，上升沿t_n、下降沿(t_n+t_n+1)/2、上升沿t_n+1的采样构成一个采样集。并统计t_n～t_n+1期间，Fb的电平翻转次数N。

(3)对S1与S2的值进行异或运算得到C[0]，同样的对S2和S3进行异或运算得到C[1]。

(4)如果N>1，则Fa的周期比Fb的周期大，即Fa的频率小于Fb；

如果N≤1，且C[0]和C[1]同时为1，则Fa与Fb的周期相等，即频率相等；

如果N≤1，且C[0]和C[1]不同时为1，则Fa的周期小于Fb，即Fa的频率大于Fb。

一种同时锁定频率和相位的环路系统，所述系统包括激发模块、鉴相器、控制模块、数控振荡器以及鉴频器，所述环路的输入端和输出端均与鉴相器、鉴频器相连，该系统通过以下步骤实现频率和相位的锁定：

(1)鉴频器采集输入时钟信号与环路输出信号，对两个时钟信号的频率值进行频率比较，得到两者的大小关系。

(2)鉴频器将对比结果(鉴频数据)送至控制模块，控制模块根据该结果对数控振荡器的频率控制字进行修改，使得数控振荡器的输出信号的频率与输入时钟信号的频率相等。

(3)激发模块采集鉴频器的鉴频数据，当接收到连续M(M为大于等于2的整数)个表示频率相等的鉴频结果，则频率已锁定，激发模块输出一个使能信号到鉴相器，触发鉴相器工作，并关闭鉴频器。

(4)鉴相器采集输入时钟信号与环路输出信号，在环路输出信号的上升沿对输入时钟信号进行采样，如果采到的输入时钟信号的值是高电平1，就认为环路输出信号的相位滞后于输入时钟信号，如果采样得到输入时钟信号的值是低电平0，就认定环路输出信号的相位超前于输入时钟信号。

(5)鉴相器将相位鉴定结果输出给控制模块。控制模块根据相位鉴定结果，对数控振荡器的频率控制字进行修改，使得数控振荡器的输出信号的相位发生改变。