[发明专利]一种基于FPGA实现互相关运算的方法

说明书

本发明公开了一种基于现场可编程门阵列(FPGA)实现互相关运算的方法。首先通过AD采样模块进行两路信号采集，然后将采集到的数据存入FPGA的随机存取存储器(RAM)中，之后从RAM中取出数据进行互相关运算，将运算的结果通过以太网发送给上位机，最终实现了基于FPGA对两路信号的互相关运算。

【技术领域】

本发明属于空间定位问题中高速实时信号处理领域，对信号进行互相算运算找到两路信号的时间差。AD采样模块采用双通道12bit AD采集模块AN926，FPGA采用 Altera公司的CYCLONE IV系列，型号为EP4CE15F23C8。通过RAM地址的依次增加，每次从该地址中取出多个数据，之后送入多路乘累加器进行并行运算，大大提高了运算速度，最终在较短时间内实现两路信号的互相关运算。

【背景技术】

在空间定位问题中，两路信号的时间差是一个重要的参数，通过这个时间差可以实现空间精确的定位，而互相关运算是找到这个时间差重要的方法。

目前，对两路信号进行互相关运算主要是依靠软件来实现，而软件执行速度和效率较低，无法满足对高速信号的实时处理，而采用硬件FPGA来实现则可以充分利用硬件资源，大大提高运算速度，从而实现了空间定位的实时性。

【发明内容】

该方法利用FPGA实现两路信号的互相关运算，其主要内容包含以下几个方面：

1、AD采集数据

采用双通道12bit AD采集模块AN926对两路模拟信号进行采样，采样频率定义为1MHZ，采样时间为8ms，即采样结束以后得到两组8000个12bit的数据。

2、数据写入RAM

在FPGA上配置两个双口RAM，数据深度为96bit，即每个RAM地址中写入8个 12bit的数据，长度配置为2000。其中第一组数据从RAM1的addr＝1000开始写入，每八个一组随着地址的增加依次存放，直到addr＝1999时，数据刚好全部写入。而第二组数据从RAM2的addr＝0开始写入，每八个一组随着地址的增加依次存放，直到 addr＝999时，数据刚好全部写入。而RAM1的addr＝0到addr＝999和RAM2的addr＝1000 到addr＝1999都写入0。这样做的目的是为了互相关运算的方便。

数据写入完成以后RAM的存储状态见图1。

3、从RAM中读出数据和互相关运算

互相关运算是一个移位乘累加的过程，因此从RAM中读出数据有一个地址循环的过程，每来一个时钟的上升沿从当前地址中读出数据，然后地址加一，直到下一个时钟上升沿到达时，再次读出当前地址中的数据，因此数据的读取是一个比较耗时的过程，为了尽快地缩短数据读取的时间，这里所用的时钟频率为100MHZ。

我们选择第一路数据固定，第二路数据左右移位来进行乘累加运算，即RAM1 固定，RAM2左右移位。在第一遍读出数据时，RAM1和RAM2都从addr＝0开始，当时钟上升沿到达时，我们分别读出了五个数据，见图2。然后需要配置64个乘累加器和8个八位并行加法器，其中每8个乘累加器和1个加法器为一组，共八组，然后利用它们进行并行的乘累加运算。这里定义一个8*12bit的数组C，初始值全部为0，见图3。

Addr

第一组乘累加器分别进行如下运算：A1*B1，A2*B2，A3*B3，A4*B4，A5*B5，A6*B6，A7*B7，A8*B8。加法器将上述八个结果相加。这实现了对第二路信号移位数为-8000 的前八组数据的乘累加运算。

第二组乘累加器分别进行如下运算：A1*C8，A2*B1，A3*B2，A4*B3，A5*B4，A6*B5，A7*B6，A8*B7。加法器将上述八个结果相加。这实现了对第二路信号移位数为-7999 的前八组数据的乘累加运算。