[发明专利]用于执行点积运算的指令和逻辑

权利要求书

1.一种处理器，包括：

第一源向量寄存器，用来存储第一多个打包单精度浮点值；

第二源向量寄存器，用来存储第二多个打包单精度浮点值；

指令解码电路，用来解码指令；以及

执行电路，用来执行所述指令，其中响应于所述指令，所述指令解码电路解码点积指令，所述执行电路将要：

把所述第一多个中选择的打包单精度浮点值与所述第二多个中选择的打包单精度浮点值相乘以生成多个临时乘积，

把所述临时乘积存储进第一临时存储位置，

把第一对临时乘积加起来以生成第一临时和数，

把所述第一临时和数存储进第二临时存储位置，

把第二对临时乘积加起来以生成第二临时和数，

把所述第二临时和数存储进第三临时存储位置，以及

把所述第一临时和数和所述第二临时和数加起来以生成累加和数，

目的地寄存器，所述执行电路 将要选择性地把所述累加和数写入所述目的地寄存器中。

2.如权利要求1所述的处理器，其中所述点积指令包括具有位的第一集合的立即，用来表示其中所述执行电路将要存储所述累加和数的所述目的地寄存器中的特定目的地位置。

3.如权利要求2所述的处理器，其中所述立即包括位的第二集合，其中所述位的第二集合内的位设置为1，促使所述执行电路从所述第一多个和所述第二多个中选择对应对的打包单精度浮点值以用于相乘。

4.如权利要求1所述的处理器，其中所述执行电路包括无序执行电路。

5.如权利要求1所述的处理器，进一步包括：

指令预取器电路，用来从存储器中取出所述指令。

6.如权利要求1所述的处理器，进一步包括：

调度器电路，用来调度通过所述执行电路的所述指令的执行。

7.如权利要求1所述的处理器，其中所述执行电路包括无序执行电路。

8.如权利要求1所述的处理器，其中所述指令解码电路将要把所述点积指令解码成多个微操作，所述执行电路将要执行所述微操作。

9.如权利要求1所述的处理器，其中所述执行电路进一步将要：

把所述累加和数存储进所述目的地寄存器。