[发明专利]一种指令集模拟器流水线建模的方法及装置

说明书

一种指令集模拟器流水线建模的方法，包括：将流水线构造成一个二维结构体数组，其中，n为流水线的条数，m为所有流水线的最大深度；为每个流水阶定义一个指向标志，所述指向标志根据所赋的值指向相应的流水数据；每个时钟周期，新进的流水数据覆盖流出所述流水线的流水数据，相应修改各流水阶的指向标志的值。一种指令集模拟器流水线建模的装置。本方案减少了数组数据的拷贝次数，提高效率，提升用户体验。

技术领域

本公开涉及但不限于模拟器设计建模领域，特别涉及一种指令集模拟器流水线建模的方法及装置。

背景技术

在处理器架构以及硬件设计中，指令集模拟器(ISS)是指处理器的周期精确级别的模型，通常由C/C++等高级软件语言实现，模拟处理器的硬件单元，包含取指单元，译码单元，执行单元，流水线，指令存储器，数据存储器，内部总线，数据通路，外围设备，等等。和真实硬件设计达到周期精确级别的匹配，主要用于RTL(Register Transfer Level，寄存器转换级电路)协同验证，软件开发调试，处理器架构和性能评估等，是任何处理器设计和开发的重要组成部分。

而流水线作为处理器设计的核心部分，是处理器中运行最为活跃的单元，它的建模是ISS设计中最为重要的部分，直接影响ISS的运行效率和性能，尤其对于超长指令字(Very Long Instruction Word，简称VLIW)处理器，支持多指令并发，一般具有较长的流水线设计，流水线设计较为复杂。

首先说明硬件电路中流水线的实现方法，如图1所示，一款VLIW处理器通常支持多条指令并行，具有多条流水线(pipeline)。每条流水线通常有多级流水阶(stage，也称流水线深度)，这里假设有n条流水线，每条流水线有m级流水阶(通常不同流水线的流水深度m是不同的，用m1、m2、m3、…、mn表示)。每阶通常包含2个寄存器，分别为：

1)valid：指令有效寄存器，如果为1，表示这个流水阶上的指令有效。

2)instruction：指令内容，数据长度与具体的指令集架构有关，可以是16、32或者64bit等，当valid为1时，译码单元或者执行单元会取出其相应的字段进行解析和执行。这些寄存器内容在每个时钟周期，都会从当前流水阶，刷新至下一阶流水，直到流水线的结尾，如图1所示。

如果完全按照硬件的实现方式建模，实现方法是：

1、每一阶的流水信息都定义成结构体，每个结构体包含除了上述2个必须的寄存器外，还可以包含其他随流水刷新的信息，例如，有些指令会在流水阶1译码，但是这些译码信息不立即使用，而是随流水流到某一阶才使用。这跟具体处理器的流水线设计有关，尤其是流水线深度较深的处理器，这样这个结构体可能包含多个变量，表示流水阶一阶的信息。

2、同时由于每条流水线可能包含数目不同的流水阶，所以每条流水线可以建模成流水阶结构体数组，包含K＝m1+m2+…mn个流水阶结构体。

3、流水线模型建立起来之后，模拟硬件行为，每个时钟周期刷新各个流水线以及流水阶的数据，第一阶流水信息结构体拷贝到第二阶流水信息结构体，以此类推，最后一阶的指令已经执行完毕，流出流水线，第一阶的指令由指令缓存(Instruction Buffer，简称IB)中分发而来，是否有有效指令由IB_valid信号控制。这样，每个ISS的模拟时钟周期最多需要做K次流水信息结构体的数据拷贝，运行效率低下，以上过程如图2所示。

发明内容

本公开实施例提供一种指令集模拟器流水线建模的方法及装置，以减少了数组数据的拷贝次数，提高效率。

一种指令集模拟器流水线建模的方法，包括：

将流水线构造成一个二维结构体数组，其中，n为流水线的条数，m为所有流水线的最大深度；

为每个流水阶定义一个指向标志，所述指向标志根据所赋的值指向相应的流水数据；