[发明专利]隔离沟槽薄膜填充结构、半导体存储器件及制备方法

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法。

背景技术

图形制作可以在硅片表面生成具有三个空间维度的拓扑形状，这就形成了硅片表面的间隙和台阶。可以用深宽比来描述一个小间隙(如隔离沟槽或通孔)，深宽比定义为间隙的深度和宽度的比值。在器件的制作中，填充硅片表面上很小的间隙的能力成为最重要的薄膜特性。对于很小的间隙，其深宽比不论高/低，均使得难于淀积形成厚度均匀的薄膜，并且会产生夹断和空洞。随着高密度集成电路特征尺寸的不断减小，对于高/低深宽比的间隙可以进行均匀、无空洞的填充淀积工艺显得至关重要。

化学气相淀积(Chemical Vapor Deposition，CVD)是通过气体混合的化学反应在硅片表面淀积一层固体膜的工艺。常见的化学气相淀积包括常压化学气相淀积(Atmospheric Pressure CVD，APCVD)、低压化学气相淀积(Low Pressure CVD，LPCVD)以及等离子体辅助化学气相淀积。等离子体辅助化学气相淀积的一个最新发展是高密度等离子体化学气相淀积(High Density Plasma CVD，HDPCVD)，其采用等离子体在低压下以高密度混合气体的形式直接接触到反应腔中硅片的表面。它的主要优点是可以在300℃～400℃交底的淀积温度下，制备出能够填充高深宽比间隙的薄膜。

高密度等离子体化学气相淀积工艺具有同步淀积和刻蚀作用，它是用介质材料填充高深宽比的间隙并且无空洞形成的基础。同步淀积和刻蚀主要包括如下三步机制：1、离子诱导淀积：离子诱导薄膜初始产物淀积形成间隙填充；2、溅射刻蚀：氩离子溅射刻蚀掉间隙入口处多余的薄膜，在薄膜上形成斜面外形；3、再次淀积：再淀积被刻蚀的材料。重复该过程，直至上下形貌一致。美国专利US6908862B2就是采用这种方法淀积薄膜的。具体地说，该专利公开了一种在设置在基板反应腔中的基板上淀积膜的方法，该方法包括通过从流入反应腔的第一气态混合物形成高密度等离子体来淀积薄膜的第一部分；然后停止淀积过程，并通过使卤素蚀刻剂流入反应腔来蚀刻该淀积薄膜的第一部分；接下来，通过使钝化气体流入反应腔来钝化蚀刻膜的表面，然后通过从流入反应腔的第二气态混合物形成高密度等离子体，将薄膜的第二部分淀积在第一部分上；在一个实施方案中，钝化气体由不含惰性气体的氧源组成。

然而，上述专利主要针对的是高深宽比间隙填充薄膜时，由于深宽比过高，薄膜淀积困难导致的间隙中心部位空洞产生问题。通过将间隙入口处多余的薄膜刻蚀成斜面外形(或称漏斗形状)，从而使后续再次淀积的材料能够填充到间隙中，从而避免间隙中心部位产生空洞。虽然该专利能够有效解决高深宽比间隙的填充空洞问题，但对于低的(或者中等的)深宽比间隙在薄膜填充过程中产生的空洞问题，却无法很好地解决。

在现有技术中，隔离沟槽薄膜填充结构包括覆盖隔离沟槽的侧壁和底部的预制填充层301，以及覆盖预制填充层301并填充满隔离沟槽的高密度等离子体氧化物层402。如图1所示，在正常填充时，预制填充层301和高密度等离子体氧化物层402之间不应出现空洞401，因而后续形成的金属位线501应能正常工作，不易出现短路等现象而造成器件(Device)失效。然而，请继续参阅图1，由于现有工艺的限制，预制填充层301和高密度等离子体氧化物层402之间经常会出现空洞401，因而在后续形成金属位线501的过程中，空洞401中将填满金属，致使金属位线501容易出现短路现象而造成器件失效。

因此，如何避免高/低深宽比的隔离沟槽在薄膜填充过程中产生空洞，致使后续形成的金属位线容易出现短路而造成器件失效，是亟待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法，用于解决现有技术中高/低深宽比的隔离沟槽在薄膜填充过程中易产生空洞，致使后续形成的金属位线容易出现短路而造成器件失效的问题。

为实现上述目的及其他相关目的，本发明提供一种隔离沟槽薄膜填充结构的制备方法，其中，所述隔离沟槽薄膜填充结构的制备方法至少包括如下步骤：

提供一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；