[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成图案化的硬掩膜层；形成横跨所述硬掩膜层的伪栅极；形成覆盖所述半导体衬底和所述硬掩膜层的层间介电层；去除所述伪栅极，以在所述层间介电层中形成栅极凹槽；以所述栅极凹槽底部暴露的硬掩膜层为掩膜刻蚀所述半导体衬底，以形成鳍片；在所述栅极凹槽的侧壁上形成不对称k值间隙壁。本发明提供的半导体器件及其制造方法，能够缩小半导体器件的尺寸，并提高半导体器件的性能。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍式场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

然而，随着半导体器件密度不断提高、尺寸不断缩小，现有的鳍式场效应晶体管制造工艺无法满足不断缩小的工艺节点的需求。全包围栅场效应晶体管能够达到7nm工艺节点，然而，全包围栅场效应晶体管制造工艺复杂，制造成本高。

因此，为了解决上述问题，有必要提出一种新的半导体器件及其制造方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成图案化的硬掩膜层；

形成横跨所述硬掩膜层的伪栅极；

形成覆盖所述半导体衬底和所述硬掩膜层的层间介电层；

去除所述伪栅极，以在所述层间介电层中形成栅极凹槽；

以所述栅极凹槽底部暴露的硬掩膜层为掩膜刻蚀所述半导体衬底，以形成鳍片；

在所述栅极凹槽的侧壁上形成不对称k值间隙壁。

示例性地，形成所述不对称k值间隙壁的方法包括：

形成覆盖所述栅极凹槽的底部和侧壁的低k间隙壁层；

对位于所述栅极凹槽底部的低k间隙壁层执行离子注入；

刻蚀去除位于所述栅极凹槽底部的低k间隙壁层；

使用等离子带束氧化方法对位于源极一侧远离所述栅极凹槽侧壁的低k间隙壁层进行定向氧化，以形成高k间隙壁层。

示例性地，所述硬掩膜层包括由下至上依次层叠的氧化物层和氮化硅层，所述离子注入的对象还包括所述氮化硅层，所述刻蚀同时去除经离子注入的所述氮化硅层。

示例性地，所述离子注入包括H2离子注入，所述刻蚀的方法包括湿法刻蚀。

示例性地，在形成所述不对称k值间隙壁之后，还包括：

在所述半导体衬底的NMOS区域和PMOS区域分别形成覆盖所述鳍片的栅极介电层；以及