[发明专利]三维存储元件及其制造方法

说明书

本发明公开一种三维存储元件及其制造方法。三维存储元件包括多条底部控制栅极线、多条底部源极线、设置于多条底部源极线的堆叠结构体、多条设置于堆叠结构体上的位线以及多个贯穿堆叠结构体的柱状结构。多条底部源极线设置于多条底部控制栅极线且和多条底部控制栅极线彼此交错。堆叠结构体包括多层相互绝缘且位于不同阶层的堆叠层，每一堆叠层包括多条字线。每一柱状结构连接于相对应的位线与相对应的底部源极线之间，且每一字线和相对应的柱状结构形成一记忆胞。每一柱状结构包括外圈铁电层、核心栅导电柱及位于外圈铁电层与核心栅导电柱之间的环绕通道层，且核心栅导电柱电性连接于相对应的底部控制栅极线。据此，记忆胞的读写顺序可任意选择。

技术领域

本发明涉及一种三维存储元件及其制造方法，特别是涉及一种具有双栅极的记忆胞的三维存储元件及其制造方法。

背景技术

目前业界已发展出具有不同结构的三维存储元件，例如:由多层薄膜晶体管堆叠之与非(NAND)型闪存结构，以具有更高的储存容量。具体而言，三维存储元件具有多条位线(bit line)、多条源极线(source line)以及多个垂直堆叠的记忆层。每层记忆层内具有多条字线(word line)。另外，三维存储元件还包括多个贯穿这些记忆层的垂直通道(vertical channel)，且每条字线和其中一贯穿这些记忆层的垂直通道之间形成多个记忆胞。

通常会通过控制字线的电压、位线的电压以及源极线的电压来对现有的三维存储元件进行编程以及读取。进一步而言，相对应的一组位线以及源极线之间的多个记忆胞在垂直方向上排列且彼此串联。

然而，在读取彼此串联的多个记忆胞的写入状态时，是对该组彼此对应的位线以及源极线分别施加一电压，以及沿着垂直方向由下而上(或由上而下)依序对多条字线施加读取电压，并依序量测对应于各记忆胞的电流值，以判读各记忆胞的写入状态。也就是说，在读取现有的三维存储元件时，无法任意改变读取记忆胞的顺序，而只能以由下而上(或由上而下)的顺序才能判读每个记忆胞的状态，而影响读写的速度。

另外，在对三维存储元件进行编程以及读取时，通常有编程干扰以及读取干扰(reading disturbance)的问题，从而影响元件窗(device window)与性能表现。

发明内容

本发明所要解决的技术问题在于，提供一种三维存储元件及其制造方法，可以任意顺序来读取在垂直方向上排列的多个相互串联的记忆胞。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种三维存储元件，其包括多条底部控制栅极线、多条底部源极线、一堆叠结构体、多条位线以及多个柱状结构。多条底部控制栅极线沿着一第一水平方向延伸且相互并列设置。多条底部源极线设置于多条底部控制栅极线，其中，多条底部源极线沿着一第二水平方向延伸且和多条底部控制栅极线彼此交错。堆叠结构体设置于多条底部源极线，其中，堆叠结构体包括多层相互绝缘且位于不同阶层的堆叠层，每一堆叠层包括多条沿着第二水平方向延伸的字线，且每一字线对应至少一底部源极线。多条位线设置于堆叠结构体上，并沿着第一水平方向延伸。多条位线与多条底部源极线彼此交错。多个柱状结构贯穿堆叠结构体，每一柱状结构连接于相对应的位线与相对应的底部源极线之间，且每一字线和相对应的柱状结构形成一记忆胞。每一柱状结构包括一外圈铁电层、一核心栅导电柱以及一位于外圈铁电层与核心栅导电柱之间的环绕通道层，且核心栅导电柱电性连接于相对应的底部控制栅极线。

更进一步地，核心栅导电柱贯穿相对应的底部源极线，以电性连接于相对应的底部控制栅极线。

更进一步地，每一柱状结构还包括一内介电层及一外介电层，内介电层位于环绕通道层与核心栅导电柱之间，且外介电层位于环绕通道层与外圈铁电层之间。

更进一步地，内介电层的材料与外介电层的材料为氧化硅、氮化硅或氮氧化硅。

更进一步地，环绕通道层电性连接于相对应的底部源极线以及相对应的位线。