[发明专利]栅极驱动电路及其驱动方法和显示装置

权利要求书

1.一种栅极驱动电路，包括多级移位寄存器单元，每一级移位寄存器单元包括：

输出子电路，其具有输出端和接收本级时钟信号的时钟信号输入端，所述输出子电路连接至该级移位寄存器单元的上拉控制节点，被配置为在上拉控制节点为有效工作电平时将所述时钟信号输入端和输出端连通；

复位子电路，其具有用于接收复位信号的复位信号端，所述复位子电路分别连接至所述上拉控制节点和提供第一电平的第一电平端，所述复位子电路被配置为在复位信号的控制下将所述上拉控制节点复位至第一电平，

其中，本级时钟信号的时钟脉冲具有第一时钟脉冲沿和落后于所述第一时钟脉冲沿的第二时钟脉冲沿，所述复位信号的复位脉冲具有第一复位脉冲沿和落后于所述第一复位脉冲沿的第二复位脉冲沿，所述第一复位脉冲沿滞后于所述第二时钟脉冲沿，并且与所述第二时钟脉冲沿相比滞后不超过本级时钟信号的时钟脉冲的时长。

2.根据权利要求1所述的栅极驱动电路，其中，所述多级移位寄存器单元包括N级移位寄存器单元，其中第n级移位寄存器的时钟信号端与第1时钟信号线至第I时钟信号线之一相连，第n级移位寄存器的信号输出端与第(n+I/2)级移位寄存器的信号输入端相连，第n级移位寄存器的复位信号端与第(n+K)级移位寄存器的信号输出端相连，N是大于等于4的整数，n是大于等于1且小于(N-I/2)的整数，K是大于I/2且小于I的整数，I是栅极驱动电路中时钟信号线的数目。

3.根据权利要求2所述的栅极驱动电路，其中，第1时钟信号至第I时钟信号分别输入至第1时钟信号线至第I时钟信号线，每两个相邻的时钟信号之间相差1/I个时钟周期。

4.根据权利要求3所述的栅极驱动电路，每个时钟信号的占空比为50％，并且I等于4、6或8。

5.根据权利要求1所述的栅极驱动电路，其中，所述每一级移位寄存器单元还包括控制子电路，其具有用于接收控制信号的控制信号端，所述控制子电路分别连接至提供第一固定电平的第一固定电平端、所述输出端和所述上拉控制节点，所述控制子电路被配置为在所述控制信号和所述上拉控制节点的控制下将所述第一固定电平端与所述输出端连通。

6.根据权利要求5所述的栅极驱动电路，其中，所述控制子电路包括：

第一晶体管，所述第一晶体管的栅极连接所述上拉控制节点，第一级连接至所述第一固定电平端，第二级连接至该级移位寄存器单元的下拉控制节点；

第二晶体管，所述第二晶体管的栅极和第一极共同连接至所述控制信号端，第二极连接至所述下拉控制节点；

第三晶体管，所述第三晶体管的栅极连接至所述下拉控制节点，第一极连接至所述第一固定电平端，第二极连接至所述上拉控制节点；

第四晶体管，所述第四晶体管的栅极连接至所述下拉控制节点，第一极连接至所述第一固定电平端，第二级连接至所述输出端；以及

第二电容，所述第二电容的第一极连接至所述下拉控制节点，第二极连接至所述第一固定电平端。

7.根据权利要求5或6所述的栅极驱动电路，其中，所述控制信号与所述本级时钟信号反相。

8.根据权利要求5所述的栅极驱动电路，其中，所述控制子电路包括：

第一晶体管，所述第一晶体管的栅极连接至所述上拉控制节点，第一极连接至所述第一固定电平端，第二极连接所述下拉控制节点；

第二晶体管和第三晶体管，所述第二晶体管的栅极和第一极共同连接至所述控制信号端，第二极连接至所述第三晶体管的栅极，所述第三晶体管的第一极连接至所述控制信号端，第二极连接至所述下拉控制节点；

第四晶体管，所述第四晶体管的栅极连接至所述下拉控制节点，第一极连接至所述第一固定电平端，第二极连接至所述输出信号端；

第六晶体管，所述第六晶体管的栅极连接至所述上拉控制节点，第一极连接至所述第一固定电平端，第二极连接至所述第三晶体管的栅极；以及

第七晶体管，所述第七晶体管的栅极连接至所述下拉控制节点，第一极连接至所述第一固定电平端，第二极连接至所述上拉控制节点。