[发明专利]一种沟槽栅碳化硅MOSFET器件及其制造方法

说明书

本发明公开了一种沟槽栅碳化硅MOSFET器件及其制造方法。该沟槽栅碳化硅MOSFET器件包括：位于N‑漂移层两侧的P+埋区；位于P+埋区之间的N+掺杂区，其厚度小于P+埋区的厚度；位于P+埋区和N+掺杂区上的P‑外延层，其与N+掺杂区不接触；通过向P‑外延层的中间区注入离子形成的N++掺杂区，其厚度小于P‑外延层的厚度，宽度大于N+掺杂区的宽度；通过向P‑外延层的未注入离子的两侧注入离子形成的P++掺杂区；通过刻蚀N++掺杂区的中间区及其下方各层级与其相对应的区域形成的位于N+掺杂区上的沟槽，沟槽宽度小于等于N+掺杂区的宽度。本发明可降低器件的导通电阻和功率损耗，同时兼顾器件体二极管续流特性。

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种沟槽栅碳化硅MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)器件及其制造方法。

背景技术

碳化硅材料是一种比硅半导体材料能带间隙大的宽带隙半导体材料。也是唯一一种能够直接热氧化形成二氧化硅栅绝缘层的宽带隙半导体材料。近年来，为了制造出高击穿电压、高频率、高温环境下应用的半导体器件，已经开始采用碳化硅作为新一代半导体器件的材料。并且碳化硅材料已经在开关稳压电源、高频加热、电动汽车以及功率放大器等诸多领域取得了广泛的应用。

沟槽栅MOSFET器件和平面栅MOSFET器件是半导体器件中的两个重要开关管。在同等元胞尺寸下，碳化硅沟槽栅MOSFET器件比平面栅MOSFET器件具有更低的导通电阻和更大的电流密度。然而，碳化硅沟槽栅MOSFET器件在承受电压时，电场强度最大处往往位于沟槽底部的拐角处，所以击穿点通常也在沟槽底部的拐角处。为了充分利用碳化硅材料的高击穿电场的特性，避免在碳化硅击穿之前栅氧化层的击穿，必须对栅氧化层采取相应的保护措施。目前较为成熟的技术方案包括以下三种：

方案一，在沟槽两端设置有P型掺杂区，使用沟槽两端的P型掺杂区阻挡大部分电场，可以降低沟槽底部的电场。P型掺杂区的引入虽然能降低沟槽底部电场，但是会导致电流通路变窄，同时也相应地提高了器件导通电阻。

方案二，在沟槽底部两端设置有P型掺杂区，沟槽底部两端的P型掺杂区起主要耐压作用。沟槽底部设置有P型掺杂区，沟槽底部的P型掺杂区与漂移层形成反向PN结，可以削弱沟槽底部电场，保护栅氧化层。但是该方案会导致电流通路变窄，同时也相应地提高了器件导通电阻。

方案三，在底部的P型掺杂区之间形成N+掺杂区，虽然能够提高器件导通电阻，但是沟槽底部的P型掺杂区之上又形成了N型掺杂区，N型掺杂区的引入使器件体二极管结构失效，失去了以体二极管取代反并联续流二极管的潜力。

发明内容

为了解决上述技术问题，本发明提供了一种沟槽栅碳化硅MOSFET器件及其制造方法。

根据本发明的第一个方面，提供了一种沟槽栅碳化硅MOSFET器件，包括：

碳化硅衬底；

在所述碳化硅衬底上生长的N-漂移层；

位于所述N-漂移层的两侧区域的两个P+埋区；

位于所述两个P+埋区之间的N+掺杂区，其中所述N+掺杂区的厚度小于所述两个P+埋区的厚度；

位于所述两个P+埋区和N+掺杂区上的P-外延层，其中所述P-外延层与所述N+掺杂区不接触；

通过向所述P-外延层的中间区域注入N型离子而形成的N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述N+掺杂区的宽度；

通过向所述P-外延层的未注入N型离子的两侧区域注入P型离子而形成的与所述两个P+埋区分别接触的两个P++掺杂区；