[发明专利]刷新计数器电路和方法、刷新计数器及存储器

说明书

本发明提供一种刷新计数器电路，包括刷新地址模块，刷新地址模块为利用格雷码算法编码的产生地址码的格雷码刷新地址模块；还包括刷新时钟模块，用于产生芯片做一次刷新的时钟信号，并且用于产生芯片上电初始化启动信号，格雷码刷新地址模块接收刷新时钟模块传输的时钟信号；同步地址输出模块，接收刷新时钟模块的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块产生的格雷码算法编码的地址信号；地址清零模块，接收刷新时钟模块的电初始化启动信号，并且用于接收地址信号并输出到格雷码刷新地址模块；本发明利用格雷码作为刷新计数器电路的编址，实现每次最少地址变化，减少组合逻辑的竞争冒险和故障，降低电流消耗。

技术领域

本发明涉及一种DRAM(Dynamic Random Access Memory)存储器内刷新计数器(Refresh counter)的刷新计数器电路，尤其是一种利用格雷码(Gray code)算法编码生成刷新地址的刷新计数器电路和方法、刷新计数器以及存储器。

背景技术

DRAM，即动态随机存取存储器，最为常见的系统内存。DRAM只能将数据保持很短的时间。为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新(refresh)一次，如果存储单元没有被刷新，存储的信息就会丢失。

DRAM刷新是靠其内部电容电位来记录其逻辑值的，但是电容因各方面的技术困难无可避免的有显著的漏电现象(放电现象)而使电位下降，于是需要周期性地对高电位电容进行充电而保持其稳定。

现有DRAM内部刷新计数器(Refresh counter)多采用行地址信号(RAS)和列地址信号(CAS)进行刷新操作，且不可以直接产生以格雷码做编码的地址信号，容易发生故障，增加电流消耗。

发明内容

本发明提供一种利用格雷码算法编码生成刷新地址形成计数实现省电的刷新计数器电路和方法、刷新计数器以及存储器，以至少解决现有技术中的以上技术问题。

为达到上述目的，本发明一种刷新计数器电路，包括刷新地址模块，所述刷新地址模块为利用格雷码算法编码生成刷新地址产生计数的格雷码刷新地址模块。

进一步地，还包括：

刷新时钟模块，用于产生芯片做一次刷新的时钟信号，同时也用于产生芯片上电初始化启动信号，所述格雷码刷新地址模块接收刷新时钟模块传输的时钟信号；

同步地址输出模块，接收刷新时钟模块的时钟信号和电初始化启动信号，并且接收和同步格雷码刷新地址模块产生的格雷码算法编码的地址信号同时输出同步后的地址信号；

地址清零模块，接收刷新时钟模块的电初始化启动信号，并且接收同步地址输出模块输出的地址信号并输出到格雷码刷新地址模块直至接收的地址信号循环一周期后地址清零模块产生内部复位信号将地址信号归零。

进一步地，所述刷新时钟模块包括

刷新时钟，与所述格雷码刷新地址模块和所述同步输出地址模块通信连接，用于发送芯片做一次刷新命令；

启动器，与地址清零模块和所述同步输出地址模块通信连接，用于发送芯片上电初始化启动信号。

进一步地，所述地址清零模块包括有序设置m个地址输入接口，所述地址输入接口的输入端与所述同步输出地址模块通信连接，所述地址输入接口的输出端与第一或非门(或非门，NOR gate，是数字逻辑电路中的基本元件，实现逻辑或非功能)的输入端通信连接，其中10<m<20；

其中，末尾序号的所述地址输入接口在所述第一或非门之前还设置有第一非门(非门，NOT gate，又称非电路、反相器、倒相器、逻辑否定电路，简称非门，是逻辑电路的基本单元)；所述第一非门输入端与地址输入接口通信连接，所述第一非门输出端与所述第一或非门输入端通信连接；