[发明专利]多端口存储器和半导体器件

说明书

本发明涉及多端口存储器和半导体器件。在多端口存储器中，第一脉冲信号发生器电路跟随时钟信号的输入而产生第一脉冲信号。第一锁存电路响应于第一脉冲信号的产生将第一起动信号设置为第一状态，并且响应于通过由延迟电路延迟第一起动信号获得的第一被延迟信号将第一起动信号重置为第二状态。第二脉冲信号发生器电路跟随第一被延迟信号的输入产生第二脉冲信号。第一锁存电路响应于第二脉冲信号的产生将第二起动信号设置为第一状态并保持这种状态，并响应于通过由延迟电路延迟第二起动信号获得的第二被延迟信号将第二起动信号重置为第二状态。存储器基于起动信号进行操作。

相关申请的交叉引用

于2016年10月28日提交的日本专利申请No.2016-211731包括说明书、附图和摘要，通过引用的方式将其全部并入本文。

技术领域

本发明涉及一种多端口存储器，更具体地说，涉及一种允许存储器用作伪多端口存储器的技术。

背景技术

伪两端口静态随机存取存储器(SRAM)是一种使用单端口SRAM的存储器宏来实现伪两端口SRAM的功能的技术，其广泛地应用于图像处理领域。伪两端口SRAM的内部电路被配置成在外部时钟的一个周期期间操作两次。

美国专利No.7643330(专利文献1)公开了一种伪两端口SRAM，其执行与外部时钟的上升沿同步的读操作，并执行与外部时钟的下降沿同步的写入操作。

发明内容

然而，在上述文献中描述的伪两端口SRAM执行与外部时钟的上升和下降沿同步的操作，这使得增加时钟频率变得困难。作为示例，假设伪两端口SRAM具有针对读操作需要0.5纳秒和针对写操作需要1纳秒的为50％的占空比的外部时钟。在这种情况下，它需要花费多达1纳秒的时间来执行读操作，因为伪两端口SRAM被较慢的操作所限制。

为了解决上述问题做出了本发明。一方面，本发明的目的是提供一种能够比常规多端口存储器运行更快的多端口存储器。另一方面，本发明的目的是提供一种能够比常规半导体器件运行更快的半导体器件。

从描述和附图中，其它目的和新的特征将变得明显。

根据实施例的一种多端口存储器包括：包括多个存储器单元和多个字线的存储器阵列；基于输入时钟信号产生起动信号的控制电路；包括多个端口的地址控制电路，其通过在对应于起动信号的时刻解码从端口输入的多个地址信号中的一个地址信号来激活字线中的一个字线；以及数据输入/输出电路，其通过基于地址控制电路的输出选择耦合到激活的字线的存储器单元中的一个存储器单元来写入或读取数据。所述控制电路包括：产生脉冲信号的脉冲信号产生单元；响应于脉冲信号产生单元的输出产生起动信号的起动信号产生单元；以及产生延迟起动信号的延迟信号的延迟电路。脉冲信号产生单元包括响应于时钟信号的输入产生第一脉冲信号的第一脉冲信号发生器电路。起动信号产生单元包括第一锁存电路，第一锁存电路响应于第一脉冲信号的产生将第一起动信号设置为第一状态并保持这种状态，然后响应于通过由延迟电路延迟第一起动信号获得的第一被延迟信号将第一起动信号重置为第二状态。脉冲信号产生单元进一步包括响应于第一被延迟信号的输入产生第二脉冲信号的第二脉冲信号发生器电路。第一锁存电路响应于第二脉冲信号的产生将第二起动信号设置为第一状态并保持这种状态，然后响应于通过由延迟电路延迟第二起动信号获得的第二被延迟信号将第二起动信号重置为第二状态。

根据实施例的多端口存储器可以比常规多端口存储器运行的更快。

结合附图，从本发明以下详细描述中，本发明的这些和其它目的、特征、方面和优势将变得更加明显。

附图说明

图1是示出存储器装置的配置示例的框图；

图2是示出存储器单元的配置示例的图；

图3是示意性示出半导体器件的布局配置示例的图；

图4是示出内部时钟脉冲发生器电路的配置示例的图；