[发明专利]具有可重塑之存储器之神经网络单元

权利要求书

1.一种神经网络单元，包含：

一第一存储器，接收一地址，装载D个由N个字构成之列，该N个字系赋予0至N-1之索引，其中，N至少是512，其中，该地址具有log₂D个位与一额外位；

一第二存储器，接收一第二地址，装载W个由N个字构成之列，该N个字系赋予0至N-1之索引，其中，该第二地址具有log₂W个位与一第二额外位；

一个由N个处理单元构成之阵列，该N个处理单元系赋予0至N-1之索引，索引J之处理单元包含：

第一与第二寄存器；

一累加器；

一算术单元，具有第一，第二与第三输入，并执行一运算以产生一结果储存于该累加器，该第一输入接收该累加器之一输出，该第二输入接收该第一寄存器输出之一字，该第三输入接收该第二寄存器输出之一字；以及

一第一多路复用逻辑电路，接收该第一存储器输出之字J，对于处理单元0至(N/2)-1而言，并接收该第一存储器输出之字J+(N/2)，并且，该第一多路复用逻辑电路输出一选定字至该第一寄存器；

其中，在一第一模式，处理单元0至N-1之该第一多路复用逻辑电路选择该第一存储器输出之字J输出至处理单元J之该第一寄存器；以及

其中，在一第二模式：

当该地址额外位为一第一数值，处理单元0至(N/2)-1之该第一多路复用逻辑电路选择该第一存储器输出之字J输出至处理单元J之该第一寄存器；以及

当该地址额外位为一第二数值，处理单元0至(N/2)-1之该第一多路复用逻辑电路选择该第一存储器输出之字J+(N/2)输出至处理单元J之该第一寄存器，

其中，该第一多路复用逻辑电路更接收处理单元J-1之该第一寄存器输出之该字，并输出一选定字至该第一寄存器，其中，对于处理单元0而言，处理单元J-1是处理单元(N/2)-1；以及

其中，在一第三模式，该第一多路复用逻辑电路选择处理单元J-1之该第一寄存器输出之该字输出至该第一寄存器，并且，处理单元N/2至N-1被关闭，

其中，索引J之处理单元更包含：

第二多路复用逻辑电路，接收该第二存储器输出之字J，而对于处理单元0至(N/2)-1而言，并接收该第二存储器输出之字J+(N/2)，并且，该第二多路复用逻辑电路输出一选定字至该第二寄存器，

其中，在该第一模式，处理单元0至N-1之该第二多路复用逻辑电路选择该第二存储器输出之字J输出至处理单元J之该第二寄存器；以及

其中，在该第二模式：

当该地址第二额外位是一第一数值，处理单元0至(N/2)-1之该第二多路复用逻辑电路选择该第二存储器输出之字J输出至处理单元J之该第二寄存器；以及

当该地址第二额外位是一第二数值，处理单元0至(N/2)-1之该第二多路复用逻辑电路选择该第二存储器输出之字J+(N/2)输出至处理单元J之该第二寄存器。

2.如权利要求1所述的神经网络单元，其中，在该第二模式，该第二存储器系经设置以装载2*W个由N/2个字构成之列以提供至处理单元0至(N/2)-1。

3.如权利要求1所述的神经网络单元，其中，对于J等于0至(N/2)-1而言：

该第二多路复用逻辑电路接收一第一结果，该第一结果系处理单元J之该累加器之一函数(function)，接收一第二结果，该第二结果系处理单元J+(N/2)之该累加器之一函数，并输出一选定结果供该第一存储器写入该第一存储器之一列之字J+(N/2)；

其中，在该第一模式，该第一存储器以N/2个结果写入一列之字0至(N/2)-1，该N/2个结果为相对应处理单元0至(N/2)-1之该累加器之一函数，并且，对于J等于0至(N/2)-1而言，该第二多路复用逻辑电路选择该第二结果输出以提供该第一存储器写入该列之字J+(N/2)；以及

其中，在该第二模式：

当该地址额外位为该第一数值，该第一存储器以N/2个结果写入一列之字0至(N/2)-1，该N/2个结果系相对应处理单元0至(N/2)-1之该累加器之一函数，并且，该第一存储器不写入该列之字N/2至N-1；以及

当该地址额外位为该第二数值，该第一存储器不写入一列之字0至(N/2)-1，对于J等于0至(N/2)-1而言，该第二多路复用逻辑电路选择该第一结果输出供该第一存储器写入该列之字J+(N/2)。