[发明专利]晶体管及其形成方法、半导体器件

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种晶体管及其形成方、半导体器件。

背景技术

现如今，金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管已经被广泛地应用于大部分的数字电路及模拟电路中。而为了顺应半导体器件的小尺寸高密集程度的需求，相应的使MOS晶体管的尺寸也随之缩减。

但是，随着MOS晶体管尺寸的不断缩减，其沟道长度也会相应的按比例缩短，进而容易出现短沟道效应(short channel effect，SCE)而对器件的性能造成影响。具体的说，当MOS晶体管的沟道长度缩短到可与源区的耗尽层和漏区的耗尽层的宽度之和相比拟时，即，源区的耗尽层和漏区的耗尽层贯通，从而导致栅极结构无法控制电流。并使器件的特性将不再遵守长沟道近似(long—channel approximation)的假设。这种因沟道长度缩短而导致对器件特性的影响，通常称为短沟道效应。

为解决这一问题，通常可采用减小栅极结构中栅极导电层和衬底之间的栅极介质层的厚度的方法来改善短沟道效应。然而，当栅极介质层的厚度达到极限时，则极易导致栅诱导漏极泄漏电流(gate-induced drain leakage，GIDL)增加而使器件的可靠性减低；并且，较薄的栅极介质层也直接导致其容易被击穿的问题。因此，在确保MOS晶体管的性能的基础上，通过缩减栅极介质层的厚度的方法，已无法达到改善短沟道效应的效果。

由此，随着器件尺寸的不断缩小，希望能够提供一种能够有效地降低MOS晶体管短沟道效应的方法。

发明内容

本发明的目的在于提供一种晶体管，在相同的器件尺寸下，所述晶体管具备更长的沟道长度，有利于缓解晶体管的短沟道效应。

本发明提供一种晶体管，包括：

一衬底，在所述衬底中形成有一凹槽；

一栅极结构，设置在所述衬底的表面上并沿着沟道方向部分偏移至所述凹槽中以进一步延伸至所述衬底中，其中，所述栅极结构中对应所述衬底表面的部分构成一表面栅极，所述栅极结构中对应所述凹槽的部分构成一凹槽栅极；

一第一掺杂区和一第二掺杂区，形成在所述衬底中，并且所述第一掺杂区和所述第二掺杂区沿着所述沟道方向分别排布在所述栅极结构的两侧，用于构成所述晶体管的源区和漏区；以及，一沟道区域，位于所述衬底的介于所述第一掺杂区和所述第二掺杂区之间且沿着所述栅极结构的边界的区域中；

当所述晶体管导通时，在所述沟道区域中反型形成出一曲折形导电沟道；其中，所述曲折形导电沟道中的导电路径沿着所述平面栅极的边界区域拐向所述凹槽栅极的边界区域，以连接所述第一掺杂区和所述第二掺杂区。

可选的，所述凹槽栅极从与所述平面栅极连接的交界处沿着所述沟道方向部分填充所述凹槽，使所述凹槽中靠近所述平面栅极的部分填充有栅极材料，以及所述凹槽中远离所述平面栅极的部分未填充有所述栅极材料。

可选的，所述第一掺杂区延伸至所述平面栅极的下方，所述第二掺杂区延伸至所述凹槽的底部，以进一步延伸至所述凹槽栅极的下方。

可选的，所述晶体管还包括：一第一接触插塞和一第二接触插塞，形成在所述衬底上，用于构成所述晶体管的源电极和漏电极，其中，所述第一接触插塞与所述第一掺杂区连接，所述第二接触插塞部分或全部形成在所述凹槽中，以和所述第二掺杂区连接。

可选的，所述晶体管还包括：一隔离介质层，形成在所述衬底上，以覆盖所述衬底的表面及所述凹槽，所述第一接触插塞和所述第二接触插塞贯穿地嵌入于所述隔离介质层中

可选的，所述第一掺杂区和所述第二掺杂区均包括：

一第一轻掺杂区，形成在所述衬底中并延伸至所述栅极结构的下方；

一第二轻掺杂区，形成在所述衬底中并与所述第一轻掺杂区部分重叠，并且所述第二轻掺杂区从与所述第一轻掺杂区重叠的区域往接近和背离所述衬底的所述表面方向扩展延伸，所述第二轻掺杂区的深度低于所述第一轻掺杂区的深度；以及，

一重掺杂区，形成在所述衬底的所述第一轻掺杂区中；其中，

所述第一轻掺杂区、所述第二轻掺杂区和所述重掺杂区的掺杂浓度由低至高而呈现梯度分布。

可选的，所述第一掺杂区和所述第二掺杂区还均包括：一晕环注入区，形成在所述衬底中并与所述第二轻掺杂区部分重叠，并且所述晕环注入区从与所述第二掺杂区重叠的区域往朝向所述沟道区域的方向延伸至预定尺寸。